저전력 DSP 응용을 위한 오차보상을 갖는 가변 정밀도 승산기 코어 생성기

황석기,이진우,신경욱,Hwang, Seok-Ki,Lee, Jin-Woo,Shin, Kyung-Wook 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.2a

지정된 비트 크기를 갖는 승산기 코어의 Verilog-HDL 모델을 생성하는 가변 정밀도 승산기 생성기 (VPM_Gen; Variable-Precision Multiplier Generator)에 대해 기술한다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-비트${\sim}32$-비트 범위에서 1-비트 단위로 선택할 수 있으며, 승산결과는 $8-b{\sim}64-b$ 범위에서 2-비트 단위로 절사할 수 있도록 함으로써 총 3,455 가지 승산기 코어를 생성할 수 있다. 승산결과가 절사되는 경우, 절사되는 부분의 회로를 제거함으로써 게이트 수와 전력소모가 각각 최대 40%와 30% 감소되도록 하였으며, 이를 통해 효율적인 저전력 승산기 코어가 구현되도록 하였다. 또한, 절사 비트 수에 따른 적응 오차보상 방법을 적용함으로써 절사오차가 최소화되도록 하였다. VPM_Gen에 의해 생성되는 승산기 코어는 Xilinx FPGA 보드와 논리분석기를 통하여 그 기능을 검증하였다. A multiplier generator, VPM_Gen (Variable-Precision Multiplier Generator), which generates Verilog-HDL models of multiplier cores with user-defined bit-width specification, is described. The bit-widths of operands are parameterized in the range of $8-bit{\sim}32-bit$ with 1-bit step, and the product from multiplier core can be truncated in the range of $8-bit{\sim}64-bit$ with 2-bit step, resulting that the VPM_Gen can generate 3,455 multiplier cores. In the case of truncating multiplier output, by eliminating the circuits corresponding to the truncation part, the gate counts and power dissipation can be reduced by about 40% and 30%, respectively, compared with full-precision multiplier. As a result, an area-efficient and low-power multiplier core can be obtained. To minimize truncation error, an adaptive error-compensation method considering the number of truncation bits is employed. The multiplier cores generated by VPM_Gen have been verified using Xilinx FFGA board and logic analyzer.

공급승수와 산출승수의 비교분석: 산출승수의 이론적․실증적 비판

지해명,최은경,한우진,이택 한국경제학회 2019 經濟學硏究 Vol.67 No.3

The output multiplier, which replaces supply with production in calculating distribution coefficient from the supply multiplier, results in a distortion of the multiplier effect of the supply multiplier. The results of an empirical analysis using the Input-Output Table(2014) show that the effect of an output multiplier in the intra-industry is similar to that of a supply multiplier, but the inter-industry effect of the output multiplier is estimated to be about 11 times more than that of the supply multiplier. Overall, there is a 5.6-fold gap between multipliers in 2014. The gaps are widening in an industry with large gaps between production and supply, which is represented by mining, manufacturing and service industry in turn. The inter-industry demands of mining and manufacturing have a high inter-industry relation compared to that of service. Consumer service and public service which do not have a deep industrial relationship, have little distortion of the effects of the supply multiplier. 공급승수는 수요승수 분석의 한계를 극복하기 위하여 Ghosh(1958)에 의하여 개발되었다. Ghosh의 공급승수는 승수를 도출하는 과정에서 공급으로 산업간 거래액을 나누어 배분계수를 유도한다. 공급승수가 변형된 Miller and Blair(1985)의산출승수는 공급대신 생산으로 거래액을 나누어 배분계수를 도출한다. 산출승수는 이러한 변수전환으로 인하여 Ghosh 공급승수의 이론구도, 모형구조(의존율․ 배분율), 승수구조를 왜곡하게 된다. 산업연관표(2014년)를 이용한 실증분석에서산출승수의 산업내 유발효과는 공급승수와 유사하지만 타산업 유발효과(산업간유발효과)는 공급효과를 약 11배 정도 과대평가하게 되며, 평균 총유발효과는 공급승수보다 5.6배 정도 큰 것으로 분석되었다. 생산과 공급과의 격차가 큰 산업(광업>제조업>서비스업)의 순으로 승수왜곡 정도가 크게 나타난다. 따라서 공급승수효과․공급제약효과․부가가치 변화효과․전방연관효과 등을 오류 없이분석하기 위해서는 Ghosh 타입의 공급승수를 적용해야 할 것이다.

128 bit Unsigned Multiplier Design and Implementation Using an Efficient SQRT-CSLA

M Gopi,GBSR Naidu 보안공학연구지원센터 2015 International Journal of Hybrid Information Techno Vol.8 No.10

In Digital systems like digital signal processors, FIR filters and micro processors etc, Multiplier is one of the key hardware blocks. The performance of the overall system is determined by the multiplier performance because the multiplier is generally the slowest element in the whole system and also it is occupying more area. In the multiplier, we use adder circuit repeatedly. So, an efficient adder circuit will be used in multipliers, it gives better performance. In the proposed work, new Carry Select Adders (CSLA) are replaced to enhance the multiplier performance. Carry Select Adder (CSLA) provides better performance with respect to speed and area. Previously, a binary to excess one converter (BEC) based Square Root Carry Select Adder is designed but in that data dependency is very high, it gives some speed penalty. An efficient CSLA design is obtained using improved logic units to eradicate the data dependency and redundant logic operations. In this proposed work, the intended efficient Square Root Carry Select Adder is compared with BEC based CSLA of respective architectures, after having comparison the proposed CSLA is efficient with respective to area and delay is used in Multiplier design. This work gives better results regarding to the performance parameters such as delay and area of designed multiplier using new efficient square root carry select adder compared to BEC based CSLA multiplier.

m-GDI 압축 회로를 이용한 고성능 곱셈기

이시은(Si-Eun Lee),김정범(Jeong-Beom Kim) 한국전자통신학회 2023 한국전자통신학회 논문지 Vol.18 No.2

압축 회로는 고속 전자 시스템에서 널리 사용되며 곱셈기의 피연산자 수를 감소시키기 위해 사용된다. 본 논문에서 설계한 압축 회로는 m-GDI(: modified Gate-Diffusion Input) 기술을 사용하여 회로의 성능을 향상시켰으며, 4-2, 5-2 및 6-2 압축 회로를 각각 8비트 Dadda 곱셈기 사용하여 성능을 비교하였다. 시뮬레이션 결과, 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로와 6-2 압축 회로를 사용한 곱셈기에 비해 전파 지연 시간이 각각 13.99%와 16.26% 감소하였고, PDP(: Power Delay Product)가 각각 4.99%와 28.95% 절감되였다. 하지만 5-2 압축 회로를 사용한 곱셈기는 4-2 압축 회로를 사용한 곱셈기에 비해 소비 전력이 10.46% 증가하였다. 결과적으로 5-2 압축 회로를 사용한 곱셈기가 4-2 및 6-2 압축 회로를 사용한 곱셈기보다 우수한 성능을 갖는 것을 확인하였다. 설계한 회로는 TSMC 65nm CMOS 공정을 사용하여 구현되었으며 SPECTER 시뮬레이션을 통해 그 가능성을 검증하였다. Compressors are widely used in high-speed electronic systems and are used to reduce the number of operands in multiplier. The proposed compressor is constructed based on the m-GDI(: modified gate diffusion input) to reduce the propagation delay time. This paper is compared the performance of compressors by applying 4-2, 5-2 and 6-2 m-GDI compressors to the multiplier, respectively. As a simulation results, compared to the 8-bit Dadda multiplier using the 4-2 and 6-2 compressor, the multiplier using the 5-2 compressor is reduced propagation delay time 13.99% and 16.26%, respectively. Also, the multiplier using the 5-2 compressor is reduced PDP(: Power Delay Product) 4.99%, 28.95% compared to 4-2 and 6-2 compressor, respectively. However, the multiplier using the 5-2 compression circuit is increased power consumption by 10.46% compared to the multiplier using the 4-2 compression circuit. In conclusion, the 8-bit Dadda multiplier using the 5-2 compressor is superior to the multipliers using the 4-2 and 6-2 compressors. The proposed circuit is implemented using TSMC 65nm CMOS process and its feasibility is verified through SPECTRE simulation.

Fast Three-Input Multipliers over Small Composite Fields for Multivariate Public Key Cryptography

Haibo Yi,Weijian Li 보안공학연구지원센터 2015 International Journal of Security and Its Applicat Vol.9 No.9

Since quantum computer attacks will be threats to the current public key cryptographic systems, there has been a growing interest in Multivariate Public Key Cryptography (MPKC), which has the potential to resist such attacks. Finite field multiplication is playing a crucial role in the implementations of multivariate cryptography and most of them use two-input multipliers. However, there exist multiple multiplications of three elements in multivariate cryptography. This motivates our work of designing three-input multipliers, which extend the improvements on multiplication of three elements in three directions. First, since multivariate cryptography can be implemented over small composite fields, our multipliers are designed over such fields. Second, since it requires multiplications of two and three elements, our multipliers can execute both of them. Third, our multipliers adapt table look-up and polynomial basis, since they are faster over specific fields, respectively. We demonstrate the improvement of our design mathematically. We implement our design on a Field-Programmable Gate Array (FPGA), which shows that our design is faster than other two-input multipliers when computing multiplication of three elements, e.g. multiplier with field size 256 is 28.4% faster. Our multipliers can accelerate multivariate cryptography and mathematical applications, e.g. TTS is 14% faster.

Equally-Spaced rldirek 기약다항식 기반의 효율적인 인진체 비트-병렬 곱셈기

이옥석(Ok Suk Lee),장남수(Nam Su Chang),김창한(Chang Han Kim),홍석희(Seokhie Hong) 한국정보보호학회 2008 정보보호학회논문지 Vol.18 No.2

유한체 GF(2<SUP>m</SUP>)의 원소를 표현하기 위한 기저선택은 곱셈기의 효율성에 영향을 미친다. 이중에서 여분표현을 이용한 곱셈기는 모듈러 감산을 빠르게 구성할 수 있는 특징을 이용하여 시간-공간의 trade-off를 효율적으로 제공한다. 따라서 여분표현을 이용한 기존의 곱셈기는 다른 기저로 표현한 곱셈기보다 시간 복잡도 상의 효율성을 제공하나 공간 복잡도가 많이 늘어나는 단점을 가진다. 본 논문에서는 다항식 지수승 연산이 많이 사용된다는 것을 감안해 Left-to-Right 형태의 지수승 환경에 적합한 시간-공간 복잡도 상의 효율성을 가지는 새로운 비트-병렬 곱셈기를 제안한다. 제안하는 곱셈기는 TA([log₂m])TX 시간 복잡도 와 (2m-1)(m+s) 공간 복잡도를 요구하며 ESP(Equally Spaced Polynomial) 기약다항식 기반의 기존 여분표현 곱셈기와 비교해 공간 복잡도는 2(ms+s²)감소하며, 시간복잡도는 TA([log₂(m+s)])Tx에서 TA([log₂m])TX로 감소된다.( TA:2개의 입력에 1개의 출력인 AND 게이트 시간, TX:2개의 입력에 1개의 출력인 XOR 게이트 시간이며 m : ESP기약 다항식 차수, s : ESP기약 다항식의 각항의 차수 간격) The choice of basis for representation of element in GF(2m) affects the efficiency of a multiplier. Among them, a multiplier using redundant representation efficiently supports trade-off between the area complexity and the time complexity since it can quickly carry out modular reduction. So time of a previous multiplier using redundant representation is faster than time of multiplier using others basis. But, the weakness of one has a upper space complexity compared to multiplier using others basis. In this paper, we propose a new efficient multiplier with consideration that polynomial exponentiation operations are frequently used in cryptographic hardwares. The proposed multiplier is suitable for left-to-right exponentiation environment and provides efficiency between time and area complexity. And so, it has both time delay ofTA([log₂m])TXand area complexity of (2m-1)(m+s). As a result, the proposed multiplier reduces 2(ms+s²) compared to the previous multiplier using equally-spaced polynomials in area complexity. In addition, it reduces TA([log₂(m+s)])Tx to TA([log₂m])TX in the time complexity.(TA:Time delay of one AND gate, Tx:Time delay of one XOR gate, m :Degree of equally spaced irreducible polynomial, s :spacing factor)

삼항 기약다항식을 이용한 GF(2ⁿ)의 효율적인 저면적 비트-병렬 곱셈기

조영인(Young In Cho),장남수(Nam Su Chang),김창한(Chang Han Kim),홍석희(SeokHie Hong) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.12

유한체 GF(2ⁿ) 연산을 바탕으로 구성되는 암호시스템에서 유한체 곱셈의 효율적인 하드웨어 설계는 매우 중요한 연구분야이다. 본 논문에서는 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 삼항 기약다항식(Trinomial) f(x)=xⁿ+x<SUP>k</SUP>+1의 모듈러 감산 연산 특징을 이용하였다. 또한 연산 수행 속도를 빠르게 개선하기 위해 하드웨어 구조를 기존의 Mastrovito 곱셈 방법과 유사하게 구성한다. 제안하는 곱셈기는 n²-k²개의 AND 게이트와 n²-k²+2k-2개의 XOR게이트로 구성되므로 이는 기존의 n²AND게이트, n²-1 XOR게이트의 합 2n²-1에서 2k²-2k+1 만큼의 공간 복잡도가 감소된 결과이다. 시간 복잡도는 기존의 TA+(1+「log₂(2n-k-1)」Tx와 같거나 1Tx 큰 값을 갖는다. 최고차 항이 100에서 1000 사이의 모든 기약다항식에 대해 시간복잡도는 같거나 1Tx(10%~12.5%)정도 증가하는데 비해 공간복잡도는 최대 25% 까지 감소한다. The efficient hardware design of finite field multiplication is an very important research topic for and efficient f(x)=xⁿ+x<SUP>k</SUP>+1 implementation of cryptosystem based on arithmetic in finite field GF(2ⁿ). We used special generating trinomial to construct a bit-parallel multiplier over finite field with low space complexity. To reduce processing time, The hardware architecture of proposed multiplier is similar with existing Mastrovito multiplier. The complexity of proposed multiplier is depend on the degree of intermediate term xk and the space complextity of the new multiplier is 2k²-2<SUP>k</SUP>+1 lower than existing multiplier's. The time complexity of the proposed multiplier is equal to that of existing multiplier or increased to 1Tx(10%~12.5%) but space complexity is reduced to maximum 25%.

유한체 GF(2^m)의 정규기저를 이용한 새로운 비트직렬/디지트병렬 곱셈기

조용석,신용달 한국지식정보기술학회 2019 한국지식정보기술학회 논문지 Vol.14 No.2

The Arithmetic operations over GF(2^m) have been extensively used in public-key cryptography schemes and error correcting codes. Among the arithmetic operations over GF(2^m), the efficient implementation of field multiplication is of upmost importance, as field operations of greater complexity (e.g., exponentiation and division) can be performed by the consecutive use of field multiplication. Choosing the basis by which field elements are represented plays an important role in the efficient implementation of finite field multiplications. There are three popular and applicable basis, namely, polynomial basis (PB), normal basis (NB), and dual basis. Hardware implementations of finite field multiplier using normal basis are advantageous due to the fact that the squaring operation can be performed by only one-bit cyclic shift at almost no cost. In this paper, a new bit-serial/digit-parallel multiplier using normal basis of GF(2^m) is presented. The main idea of the proposed multiplier is to use this feature of normal basis. In the proposed multiplier, the bits of an operand are grouped into several digits with bits and each digit is implemented simultaneously by bit-serial multiplier. Therefore, the proposed multiplier takes clock cycles, , to finish one multiplication operation in GF(2^m). The value of can be selected by designer to set the trade off between area and speed according to the application. The proposed multiplier has lower area complexity than bit-parallel multiplier and is faster than bit-serial ones. In addition, the proposed multiplier has higher regular architecture compared to other similar proposals and therefore, well-suited for VLSI implementation and can be easily applied as a basic component for computing complex operations over finite field, such as exponentiation and division operation.

거래승수 인상이 KOSPI 200 옵션시장의 가격발견기능에 미치는 효과

이우백,엄철준,박종원 예금보험공사 2014 金融安定硏究 Vol.15 No.2

To mitigate the problems related to the excessive speculation and high participation ofretail investors in the KOSPI 200 options market, the Financial Services Commission raised the option multiplier for KOSPI 200 options to KRW500,000 equal to five times priormultiplier since March 9, 2012. The implementation of new multiplier induced radical shrinkage of liquidity in KOSPI 200 options market. This paper examines the effect of theincrease of option multiplier on the price discovery functions in KOSPI 200 spot and option markets. An implied KOSPI 200 index is derived from the put-call parity relationship for index options and VECM with KOSPI 200 spot and implied indexes is applied. The main results are summarized as follows: (1)the difference between the implied and spot index,which measures an arbitrage opportunity, was decreased during the period of new multiplier. This result means that the efficiency of price discovery in KOSPI 200 options market was enhanced after the increase of option multiplier. (2)the option market leads more strongly the spot market in the price discovery process during the period of new multiplier, (3)the dominant role of option market in the price discovery process is more strong in the high liquidity sample rather than the low liquidity sample, and (4)the convergence process of temporary put-call parity violations to the parity relationship is more activated during the new multiplier period, and the dominant role of option market is closely related with this convergence process. Overall the results show that increase of option multiplier positively contributes to the price discovery of KOSPI 200 options market even though sharp shrinkages in liquidity due to new multiplier. 본 연구는 KOSPI200 옵션의 거래승수 인상이 옵션시장의 가격발견기능에 미치는 영향을 분석한다. 풋-콜 패리티로부터 도출된 KOSPI200 내재지수와 현물지수로 구성된 벡터오차수정모형을 이용한 주요 분석결과는 다음과 같다. 첫째, 내재지수와 현물지수간 괴리도는 승수 인상 전에 비해 인상 후에 감소하여 가격형성의 효율성이 개선되었다. 둘째, 승수 인상 후 옵션시장으로부터 현물시장으로의 정보이전과 가격발견의 주도력이 강화되었다. 셋째, 인상 후 기간에 옵션시장이 가진 현물가격 발견의 주도력은 거래량이 높은 표본에서는 강하게 상승했지만, 거래량이 낮은 표본에서는 옵션가격이 현물가격 변동에 후행하는 경향을 보였다. 이러한 결과는 승수 인상으로 인한 유동성 위축에도 불구하고, 승수 인상 전까지 KOSPI200 옵션시장에서 가격발견의 효율성을 저해하는 요인으로 상당한 비중을 차지했던 투기적(노이즈) 거래가 인상 후에 급감한 결과 옵션시장의 현물가격 발견기능이 활성화된 것으로 해석할 수 있다.

새로운 산출‧산출모형에서 “예산제약하의 승수효과”를 어떻게 추계할 것인가?

김호언 경남대학교 산업경영연구소 2015 지역산업연구 Vol.38 No.1

Ordinarily, the standard (ordinary, traditional) input-output (IO) multipliers on the basis of the Leontief inverse (or output requirements matrix for final demand) between total output (), final output (), and final demand () are entirely based on the unrestricted (or unconstrained) circumstances in constraints on financing, budget, and redistribution scheme. In the real economic situations, however, let us consider a new injection project focused on a specific endogenous sector needs a reduction in government spending in the remaining whole sectors, for , so as to maintain the total budget constraints of the government. On the ground of the latest research findings and results from the multiplier effects under budget constraints in the new output-output (OO) model, developed originally by the author in the most recent days, the specific objectives of this paper can be shown briefly as follows. (1) We testify the validity and necessity for the multiplier effects under budget constraints in the newly developed OO model on the basis of the limits and problems on the traditional IO multipliers. (2) As a basis of an alternative concept of multiplier through the dependentoutput-output relationship, we derive the models for the multiplier analysis under budget constraints based on the three different requirements matrices for output (, , and ) and show definitely the economic characteristics and meanings of the models developed. (3) For the 28 endogenous sectors in the OO tables, we empirically calculate the final output multipliers under budget constraints ( and ) through the final output requirements matrices for output ( and ) from the IO raw data on the Korean economy 2010. 현실적으로 요구되는 제약조건하의 승수효과에 대한 연구 필요성을 바탕으로 하여 다음과 같은 연구 목적을 설정하고자 한다. (1) 기존의 투입‧산출(IO)모형을 토대로 한 IO승수의 제반 한계를 보완하기 위하여 산출‧산출(OO)모형을 기반으로 한 승수분석의 당위성을 다양한 방법으로 논증하고자 한다. (2) 산출‧산출 의존관계를 통한 대안적 승수 개념으로 예산제약하의 승수효과를 분석할 수 있는 모형을 개발하고, 이들 모형에 대한 경제적 함의를 부여하는 데 있다. (3) 개발된 예산제약하의 승수분석 모형을 활용하여 한국 경제를 분석 대상으로 한 경험적 사례 연구를 수행하고자 한다. IO모형의 한계와 문제점을 상보적으로 해결하기 위한 대안모형으로 OO모형이 개발되었으며, OO균형식()의 해는 (결과변수)(총산출()‧최종산출() 승수)(원인변수)’로 표시된다. 총산출()‧최종산출() 승수()의 원소 를 통하여‘최종산출()‧최종산출() 승수’와‘총산출()‧총산출() 승수’를 각각 유도할 수 있다. 이제 내생부문의 정부 예산에 새로운 신규 유입(혹은 증액)이 발생하게 되면, 여타 나머지 모든 부문()에서는 추가적인 지출 감소가 불가피하게 된다. 이와 같은 현실적인 재정지출의 변화를 고려하여 정부의 예산 재분배 계획()이 수립되어야 한다. 에 의한 승수와 승수에서 부문에 대한 제약 최종산출승수(, )를, 승수를 통하여 부문에 대한 제약 총산출승수()를 각각 유도할 수 있다. 세 종류의 제약승수(, , )는 양(+)의 값을 갖는 최종산출효과(승수에서는 총산출효과)와 음(-)의 값을 갖는 대체효과로 나누어진다. 반면에 세 승수 행렬(, , )에서 행과 열을 서로 치환한 후에 다시 세 제약승수(, , )를 같은 방법으로 구하면, 양의 값을 갖는 내부효과와 음(혹은 양)의 값을 갖는 외부효과의 합으로 구성된다. 아울러 승수와 승수 행렬에서 구한 부문별 제약 최종산출승수와 개별 효과 사이의 상관계수()와 순위상관계수()를 각각 구하였다. 두 승수(와 ) 행렬에서 제약 최종산출승수와 최종산출효과 사이에는 높은 정의 상관관계를 보여주고 있다. 반면에 승수에서는 내부효과와 외부효과 사이가 서로 무관하게 분석 되었으며, 승수에서는 내부효과와 외부효과 사이가 높은 음(-)의 상관관계를 나타내고 있다. 두 승수(와 ) 모두에서 제약 최종산출승수와 최종산출효과 면에서는 11부문(금속제품)과 16부문(가구/기타 제조업)이 높은 부문별 순위를 차지하고 있다.