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김창훈,김일휴,차정우,남인길,이채욱,Kim, Chang-Hoon,Kim, Il-Hyu,Cha, Jung-Woo,Nam, In-Gil,Lee, Chae-Wook 한국융합신호처리학회 2011 융합신호처리학회 논문지 (JISPS) Vol.12 No.4
Due to their rapid growth and new paradigm applications, wireless sensor networks(WSNs) are morphing into low power personal area networks(LoWPANs), which are envisioned to grow radically. The fragmentation and reassembly of IP data packet is one of the most important function in the 6LoWPAN based communication between Internet and wireless sensor network. However, since the 6LoWPAN data unit size is 102 byte for IPv6 MTU size is 1200 byte, it increases the number of fragmentation and reassembly. In order to reduce the number of fragmentation and reassembly, this paper presents a new scheme that can be applicable to 6LoWPAN. When a fragmented packet header is constructed, we can have more space for data. This is because we use 8-bits routing table ill instead of 16-bits or 54-bits MAC address to decide the destination node. Analysis shows that our design has roughly 7% or 22% less transmission number of fragmented packets, depending on MAC address size(16-bits or 54-bits), compared with the previously proposed scheme in RFC4944. The reduced fragmented packet transmission means a low power consumption since the packet transmission is the very high power function in wireless sensor networks. Therefore the presented fragmented transmission scheme is well suited for low-power wireless sensor networks. 최근 연구가 활발히 전행되고 있는 IP기반 무선 센서네트워크 기술은 현대인들 삶의 질적 향상이나 요구사항을 만족시키기 위해 반드시 필요한 기술 중의 하나이다. IP기반 무선 센서네트워크의 대표 기술로는 6LoWPAN 프로토콜이 있다. 기존 6LoWPAN 프로토콜 상에서 제공되는 기능 중 단편화 기법은 여러 개의 IEEE 802.15.4 프레임이 나뉘어져 도착하는 것을 말하는데, 센서네트워크의 프로토콜 데이터 단위가 102바이트인데 반해 IPv6의 최대 전송 단위가 1280바이트로 큰 차이를 보이기 때문에 이를 극복하기 위한 기술로 단편 패킷 전송의 특성상 많은 에너지 소모가 일어난다. 본 논문에서 제안한 ID 기반 단편 패킷 전송 기법을 적용한 결과 주소 방식(16, 64bit)에 따라 약 7-22% 정도 전송횟수가 감소되었다. 뿐만 아니라, 기존 LOAD 라우팅 프로토콜을 사용하여 경로 설정을 할 경우 센서노드가 통신을 할 수 없는 경우가 아니면 한번 설정된 경로는 변하지 않는다. 이는 특정 노드의 에너지 고갈을 야기 시키고 네트워크 전체에 영향을 주기 때문에 적절한 에너지 분배가 이루어져야 한다. 에너지 분배를 고려할 수 있도록 제안한 LOAD 라우팅 프로토콜은 통신이 이루어질수록 전체 네트워크 내에 모든 노드들의 에너지는 균등하게 유지됨을 보였다. 또한 한 번의 라우팅 수행 시 이웃 노드들의 정보를 획득할 수 있어 원 홉 데어터 전송에 소모되는 에너지를 절약할 수 있다. 따라서 본 논문에서 제안된 6LoWPAN 프로토콜은 에너지 제약 조건이 심한 무선 센서네트워크 환경에 매우 적합하다 할 수 있다.
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유한 필드 GF(2<sup>m</sup>)상의 비트-패러럴 시스톨릭 나눗셈기
김창훈,김종진,안병규,홍춘표 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2
본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 나눗셈 A($\chi$)/B($\chi$) mod G($\chi$)을 수행하는 고속의 병렬 시스톨릭 나눗셈기를 제안한다. 제안된 나눗셈기는 이진 최대공약수(GCD) 알고리즘에 기반하며, FPGA 칩을 이용하여 구현 및 검증한다. 본 연구에서 제안된 나눗셈기는 연속적인 입력 데이터에 대해 초기 5m-2 클럭 사이클 지연후, 1 클럭 사이클 비율로 나눗셈 결과를 출력한다. 본 논문에서 제안된 나눗셈기를 기존의 병렬형 시스톨릭 나눗셈기들과 비교했을 때, 훨씬 적은 하드웨어의 사용으로 계산지연 시간을 상당히 감소 시켰다. 또한 제안된 나눗셈기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m에 대하여 높은 확장성 및 유연성을 제공한다. 따라서 제안된 구조는 VLSI 구현에 매우 적합하다. This paper presents a high-speed bit-parallel systolic divider for computing modular division A($\chi$)/B($\chi$) mod G($\chi$) in finite fields GF$(2^m)$. The presented divider is based on the binary GCD algorithm and verified through FPGA implementation. The proposed architecture produces division results at a rate of one every 1 clock cycles after an initial delay of 5m-2. Analysis shows that the proposed divider provides a significant reduction in both chip area and computational delay time compared to previously proposed systolic dividers with the same I/O format. In addition, since the proposed architecture does not restrict the choice of irreducible polynomials and has regularity and modularity, it provides a high flexibility and Scalability with respect to the field size m. Therefore, the proposed divider is well suited to VLSI implementation.
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김창훈,이민주,박창용 대한기계학회 2018 JOURNAL OF MECHANICAL SCIENCE AND TECHNOLOGY Vol.32 No.3
An experimental study was performed to measure FC-72(C 6 F 14 ) flow boiling heat transfer and pressure drop in heat sinks for electronics cooling. The heat sink had cooling cross section area of 38.0 × 37.0 mm with rectangular fins. The height, length and thickness of a fin was 5.0, 24.0 and 1.0 mm, respectively. The width of fluid channels between the fins was 1.0 mm. The heat sink consisted of a heating and cooling section, and a cover. Two types of heat sinks were used in this study. The two heat sinks were different only in the cover, and the machined depth of the cover was 5.0 and 8.0 mm, respectively. Electric heating from 100 to 300 W was supplied by cartridge heaters and it was equivalent to the heat flux from 71.12 to 213.4 kW/m 2 based on the cross section area of the cooled surface. The saturation temperatures of the FC-72 were from 59.8 °C to 71.5 °C during the experiment and the mass fluxes were from 24.2 to 230.0 kg/m 2 s. The trend of heat transfer and pressure drop variation with the change of vapor quality was similar to that of flow boiling in tubes such as the increase of heat transfer and pressure drop with the increase of vapor quality before dryout. Similar heat transfer coefficients and pressure drop values were measured under the same mass flow conditions for both types of heat sinks. In this study, the cooling performance with liquid water was also measured at the same heat sinks. The comparison of experimental data presented that the cooling capacity with FC-72 flow boiling was up to 330 % higher than that with liquid water. However, the FC-72 pressure drop was also significantly higher than water.
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유한체 GF(2<sup>m</sup>)의 응용을 위한 새로운 나눗셈 회로
김창훈,이남곤,권순학,홍춘표,Kim Chang Hoon,Lee Nam Gon,Kwon Soonhak,Hong Chun Pyo 한국정보처리학회 2005 정보처리학회논문지 A Vol.12 No.3
본 논문에서는 유한체 $GF(2^m)$의 응용을 위한 새로운 비트-시리얼 나눗셈 회로를 제안한다. 제안된 나눗셈 회로는 수정된 바이너리 최대 공약수 알고리즘에 기반하며, 2m-1 클락 사이클 비율로 나눗셈 결과를 출력한다. 본 연구에서 제안된 회로는 기존의 비트-시리얼 나눗셈 회로에 비해 속도에서 $43\%$, 칩 면적에서 $20\%$의 성능 개선을 보인다. 또한 제안된 회로는 기약다항식의 선택에 있어 어떠한 제약 조건도 두지 않을 뿐 아니라 매우 규칙적이고 모듈화 하기 쉽기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다. 따라서 본 논문에서 제안된 나눗셈 회로는 저면적을 요구하는 $GF(2^m)$의 응용에 매우 적합하다. In this paper, we propose a new division circuit for $GF(2^m)$ applications. The proposed division circuit is based on a modified the binary GCD algorithm and produce division results at a rate of one per 2m-1 clock cycles. Analysis shows that the proposed circuit gives $47\%$ and $20\%$ improvements in terms of speed and hardware respectively. In addition, since the proposed circuit does not restrict the choice of irreducible polynomials and has regularity and modularity, it provides a high flexibility and scalability with respect to the field size m. Thus, the proposed divider. is well suited to low-area $GF(2^m)$ applications.
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