GF(2p) 위에서의 SACA의 상태전이 분석

조성진(Sung-Jin Cho),최언숙(Un-Sook Choi),황윤희(Yoon-Hee Hwang),김한두(Han-Doo Kim),표용수(Yong-Soo Pyo) 한국정보보호학회 2005 정보보호학회논문지 Vol.15 No.2

GF(2) 셀룰라 오토마타가 비트단위로 데이터가 처리되는데 비하여 GF(2P) 셀룰라 오토마타는 비트단위 이상의 단위로 데이터를 처리할 수 있다. 본 논문에서는 GF(2p) 위에서의 유한체 성질을 이용하여 한 개의 트리로 구성되는 GF(2P)위에서의 nongroup 셀룰라 오토마타의 상태들의 움직임을 분석한다. 또한 기본경로를 이용하여 GF(2P)위에서 선형 SACA의 상태전이 그래프를 구성하는 방법과 선형 SACA의 상태전이 그래프를 이용하여 비선형인 여원 SACA의 상태전이 그래프를 구성하는 방법을 제시한다. Though GF(2) CA can only handle data with bit units GF(2p) CA can handle data with units more than bit units. In this paper we analyze the state-transition of nongroup cellular automata(CA) with a single attractor over GF(2p). And we propose the constructing method the state-transition diagram of a linear SACA over GF(2p) by using the concept of basic path. Also we propose the state-transition diagram of the nonlinear complemented SACA by using the state-transition diagram of a linear SACA.

인수분해 공식과 정규기저를 이용한 GF(2$^{m}$ ) 상의 고속 곱셈 역원 연산 알고리즘

장용희,권용진 한국정보과학회 2003 정보과학회논문지 : 시스템 및 이론 Vol.30 No.5

Diffie-Hellman 키분배 시스템과 타원곡선 암호시스템과 같은 공개키 기반 암호시스템은 GF(2$^{m}$ ) 상에서 정의된 연산, 즉 덧셈, 뺄셈, 곱셈 및 곱셈 역원 연산을 기반으로 구축되며, 이들 암호시스템을 효율적으로 구현하기 위해서는 위 연산들을 고속으로 계산하는 것이 중요하다. 그 중에서 곱셈 역원이 가장 time-consuming하여 많은 연구 대상이 되고 있다. Format 정리에 의해$\beta$$\in$GF(2$^{m}$ )의 곱셈 역원 $\beta$$^{-1}$은 $\beta$$^{-1}$=$\beta$$^{2}$sup m/-2/이므로 GF(2$^{m}$ )의 임의의 원소에 대해 곱셈 역원을 고속으로 계산하기 위해서는, 2$^{m}$ -2을 효율적으로 분해하여 곱셈 횟수를 감소시키는 것이 가장 중요하며, 이와 관련된 알고리즘들이 많이 제안되어 왔다 이 중 Itoh와 Tsujii가 제안한 알고리즘[2]은 정규기저를 사용해서 필요한 곱셈 횟수를 O(log m)까지 감소시켰으며, 또한 이 알고리즘을 향상시킨 몇몇 알고리즘들이 제안되었지만, 분해과정이 복잡하다는 등의 단점이 있다[3,5]. 본 논문에서는 실제 어플리케이션에서 주로 많이 사용되는 m=2$^{n}$ 인 경우에, 인수분해 공식 x$^3$-y$^3$=(x-y)(x$^2$+xy+y$^2$)와 정규기저론 이용해서 곱셈 역원을 고속으로 계산하는 알고리즘을 제안한다. 본 논문의 알고리즘은 곱셈 횟수가 Itoh와 Tsujii가 제안한 알고리즘 보다 적으며, 2$^{m}$ -2의 분해가 기존의 알고리즘 보다 간단하다. The public-key cryptosystems such as Diffie-Hellman Key Distribution and Elliptical Curve Cryptosystems are built on the basis of the operations defined in GF(2$^{m}$ ):addition, subtraction, multiplication and multiplicative inversion. It is important that these operations should be computed at high speed in order to implement these cryptosystems efficiently. Among those operations, as being the most time-consuming, multiplicative inversion has become the object of lots of investigation Formant's theorem says $\beta$$^{-1}$ =$\beta$$^{2}$sup m/-2/, where $\beta$$^{-1}$ is the multiplicative inverse of $\beta$$\in$GF(2$^{m}$ ). Therefore, to compute the multiplicative inverse of arbitrary elements of GF(2$^{m}$ ), it is most important to reduce the number of times of multiplication by decomposing 2$^{m}$ -2 efficiently. Among many algorithms relevant to the subject, the algorithm proposed by Itoh and Tsujii[2] has reduced the required number of times of multiplication to O(log m) by using normal basis. Furthermore, a few papers have presented algorithms improving the Itoh and Tsujii's. However they have some demerits such as complicated decomposition processes[3,5]. In this paper, in the case of 2$^{m}$ -2, which is mainly used in practical applications, an efficient algorithm is proposed for computing the multiplicative inverse at high speed by using both the factorization formula x$^3$-y$^3$=(x-y)(x$^2$+xy+y$^2$) and normal basis. The number of times of multiplication of the algorithm is smaller than that of the algorithm proposed by Itoh and Tsujii. Also the algorithm decomposes 2$^{m}$ -2 more simply than other proposed algorithms.

Trinomial $GF(2^m)$ 승산기의 하드웨어 구성에 관한 연구

변기영,윤광섭 대한전자공학회 2004 電子工學會論文誌-SC (System and control) Vol.41 No.5

This study focuses on the arithmetical methodology and hardware implementation of low-system-complexity multiplier over GF(2$^{m}$ ) using the trinomial of degree a The proposed parallel-in parallel-out operator is composed of MR, PP, and MS modules, each can be established using the regular array structure of AND and XOR gates. The proposed multiplier is composed of $m^2$ 2-input AND gates and $m^2$-1 2-input XOR gates, and the propagation delay is $T_{A}$+(1+[lo $g_2$$^{m}$ ]) $T_{x}$ . Comparison result of the related multipliers of GF(2$^{m}$ ) are shown by table, it reveals that our operator involve more regular and generalized then the others, and therefore well-suited for VLSI implementation. Moreover, our multiplier is more suitable for any other GF(2$^{m}$ ) operational applications.s. 본 논문에서는 m차 trinomial을 적용한 새로운 GF(2m)상의 승산기법과 그 구현회로를 제안하였다. 제안한 연산기법들을 각각 MR, PP 및 MS라 명칭한 연산모듈로 구현하였고, 이들을 조직화하여 새로운 GF(2/sup m/) 병렬 승산회로를 구성하였다. 제안된 GF(2/sup m/) 승산기의 회로복잡도는 ㎡ 2-입력 AND게이트와 ㎡-1 2-입력 XOR게이트이며, 연산에 소요되는 지연시간은 T/sub A/+(1+[log₂/sup m/])T/sub x/이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기들과 비교하였고, 그 결과를 표로 정리하여 보였다. 제안된 승산기는 정규화된 모듈구조와 확장성을 가지므로 VLSI 구현에 적합하며, 타 연산회로로의 응용이 용이하다.

시스템 복잡도를 개선한 $GF(2^m)$ 상의 병렬 $AB^2+C$ 연산기 설계

변기령,김흥수 대한전자공학회 2003 電子工學會論文誌-SC (System and control) Vol.40 No.6

본 논문에서는 m차 기약 AOP를 적용하여 시스템 복잡도를 개선한 GF(2/sup m/)상의 새로운 AB²+C 연산기법과 그 하드웨어 구현회로를 제안하였다. 제안된 회로는 병렬 입출력 구조를 가지며, CS, PP 및 MS를 모듈로 하여 구성되며 이들은 각각 AND와 XOR 게이트의 규칙적인 배열구조를 갖는다. 제안된 회로의 시스템 복잡도는 (m+1)²개의 2-입력 AND게이트와 (m+1)(m+2)개의 2-입력 XOR게이트의 회로복잡도와 연산에 소요되는 최대 지연시간은 T/sub A/sup +/(1+「log₂/sup m/」)T/sub x/ 이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기를 표로 비교하였고, 그 결과 상대적으로 우수함을 보였다. 또한, 단순하면서도 정규화된 소자 및 결선의 구조는 VLSI 구현에 적합하다. This study focuses on the arithmetical methodology and hardware implementation of low system-complexity A $B^2$+C operator over GF(2$^{m}$ ) using the irreducible AOP of degree m. The proposed parallel-in parallel-out operator is composed of CS, PP, and MS modules, each can be established using the array structure of AND and XOR gates. The proposed multiplier is composed of (m+1)$^2$ 2-input AND gates and (m+1)(m+2) 2-input XOR gates. And the minimum propagation delay is $T_{A}$ +(1+$\ulcorner$lo $g_2$$^{m}$ $\lrcorner$) $T_{x}$ . Comparison result of the related A $B^2$+C operators of GF(2$^{m}$ ) are shown by table, It reveals that our operator involve more lower circuit complexity and shorter propagation delay then the others. Moreover, the interconnections of the out operators is very simple, regular, and therefore well-suited for VLSI implementation.

타원곡선 암호프로세서의 재구성형 하드웨어 구현을 위한 GF(2$^{m}$)상의 새로운 연산기

김창훈,권순학,홍춘표,유기영 한국정보과학회 2004 정보과학회논문지 : 시스템 및 이론 Vol.31 No.8

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

리드솔로몬 복호기에서 2개의 오류시, 오류위치를 찾는 최적화 방법

안형근(Hyeong-Keon An) 한국통신학회 2011 韓國通信學會論文誌 Vol.36 No.1

본 논문에선 리드 솔로몬 복호기의 2개의 8빗트 심볼 오류정정회로의 에러위치추적기에대한 새로운 설계법을제시한다. 본 설계법을 통해 기존보다 빠르고 훨씬 회로량이 줄어든 적화된 2개의 8 빗트심볼 오류위치 추적기를 설계할수 있었다. 이 리드솔로몬 복호기는 거의 모든 디지털 통신및 가전기기의 데이터 보존장치로 사용되질수 있다. 특히 8빗트 동작을 4빗트동작으로 분화시켜 복호기의 최적화를 이뤘다. In this paper, we show new method to find error locations of 2 eight bit symbol errors for 2 error correcting Reed-Solomon decoder. New design is much faster and has much simpler logic circuit than the former design method. This optimization was possible by partitioning the 8 bit operations into 4 bit arithgmatic and logic operations. This Reed Solomon decoder can be used for data protection of almost all digital communication and consumer electronic devices.

GF(2^(n)) 상의 병렬 멱승 연산의 라운드 수 향상 알고리즘

김윤정 서울여자대학교 컴퓨터과학연구소 2003 정보기술논문지 Vol.1 No.-

GF(2^(n))상의 멱승 (exponentiation) 연산은 암호 관련 응용에서 널리 사용되고 있으며, 안전성을 위해 의 n값을 크게 설정하여 이용하고 있다. 그런데, n의 값이 커짐에 따라 수행해야 하는 곱셈의 횟수도 따라서 증가하게 되고, 결과적으로 속도가 빠른 연산 알고리즘의 개발이 중요한 문제로 대두되고 있다. 본 논문에서는 정규 기저 표현(normal bases representation)을 갖는 GF(2^(n))상의 병렬 멱승 연산에 있어서, 프로세서 수가 고정된 경우에 라운드 수를 개선할 수 있는 알고리즘을 제안하고 이의 성능분석을 수행한다. 제안하는 방안은 지수(exponent)를 특정 비트 수로 나누어 멱승을 수행하는 윈도우 방법 (window method)를 이용하는 것으로, 윈도우 값 계산 단계에서 휴지 프로세서들로 하여금 윈도우들 간의 곱을 계산하도록 함으로써, 전체 라운드 수를 줄이는 효과를 갖는다. Exponentiation in GF(2^(n)) is widely used in practical applications related with cryptography, and as the discrete log is easily solved in case of a low exponent , n_(I) a large exponent n is needed for a more secure system. However, since the time complexity for exponentiation algorithm increases in proportion to the figure, the development of an exponentiation algorithm that can quickly process the results is becoming a crucial problem. In this paper, we propose a parallel exponentiation algorithm which can reduce the number of rounds with a fixed number of processors, where the field elements are in GF(2^(n)), and also analyzed the round bound of the proposed algorithm. The proposed method uses window method which divides the exponent in a particular bit length and make idle processors in window value computation phase to multiply some terms of windows where the values are already computed. By this way, the proposed method has improved round bound.

Research on Water Edge Extraction in Islands from GF-2 Remote Sensing Image Based on GA Method

( Yan Bian ),( Yusheng Gong ),( Guopeng Ma ),( Ting Duan ) 한국정보처리학회 2021 Journal of information processing systems Vol.17 No.5

Aiming at the problem of low accuracy in the water boundary automatic extraction of islands from GF-2 remote sensing image with high resolution in three bands, new water edges automatic extraction method in island based on GF-2 remote sensing images, genetic algorithm (GA) method, is proposed in this paper. Firstly, the GA-OTSU threshold segmentation algorithm based on the combination of GA and the maximal inter-class variance method (OTSU) was used to segment the island in GF-2 remote sensing image after pre-processing. Then, the morphological closed operation was used to fill in the holes in the segmented binary image, and the boundary was extracted by the Sobel edge detection operator to obtain the water edge. The experimental results showed that the proposed method was better than the contrast methods in both the segmentation performance and the accuracy of water boundary extraction in island from GF-2 remote sensing images.

T-gate를 이용한 GF(2²)상의 가산기 및 승산기 설계

윤병희(Yoon, Byoung-Hee),최영희(Choi, Young-Hee),김흥수(Kim, Heung-Soo) 한국전기전자학회 2003 전기전자학회논문지 Vol.7 No.1

본 논문에서는 유한체 GF(2²)상에서의 가산기와 승산기를 전류모드인 T-gate를 이용하여 설계하였다. 제시된 회로는 전류 모드에서 동작하는 T-gate의 조합으로 가산 연산과 승산 연산을 수행하는 연산기를 설계하였다. T-gate는 전류 미러와 전송 게이트로 구성되며 4치 T-gate를 설계, 이를 이용하여 GF(2²)의 가산기와 승산기를 1.5um CMOS 공정을 사용하였다. 전원전압은 DC 3.3V이며 단위 전류는 15uA이다. 본 논문에서 제시한 전류 모드 CMOS 연산기는 T-gate의 배열에 의한 모듈성의 이점을 가지고 있으므로 다치 T-gate를 구현하여 다치 연산기를 쉽게 구현할 수 있게 하였다. In this paper, we designed a adder and a multiplier using current mode T-gate on GF(2²). The T-gate is consisted of current mirror and pass transistor, the designed 4-valued T-gate used adder and multiplier on GF(2²). We designed its under 1.5um CMOS standard technology. The unit current of the circuits is 15㎂, and power supply is 3.3V VDD. The proposed current mode CMOS operator have a advantage of module by T-gate`s arrangement, and so we easily implement multi-valued operator.

유한체 GF(2<SUP>m</SUP>)상의 기약다항식의 모든 계수가 1을 갖는 고속 병렬 승산기의 설계

성현경(Hyeon-Kyeong Seong) 한국컴퓨터정보학회 2013 韓國컴퓨터情報學會論文誌 Vol.18 No.2

본 논문에서는 유한체 GF(2<SUP>m</SUP>)상에서 모든 항에 0이 아닌 계수가 존재하는 기약 다항식을 이용한 두 다항식에 대한 승산 알고리즘을 제시하였으며, 제시된 승산 알고리즘을 이용하여 고속의 병렬 입-출력 모듈구조의 승산기를 설계하였다. 제시한 승산기의 구성은 ㎡개의 동일한 기본 셀들로 설계되었으며, 제시한 기본 셀은 2입력 XOR 게이트와 2입력 AND 게이트로 구성하였다. 셀에 래치를 사용하지 않았으므로 회로가 간단하며, 셀당 지연시간이 DA</SUB)+ DX</SUB)이다. 본 연구에서 제안한 승산기는 규칙성과 셀 배열에 의한 모듈성을 가지므로 m이 큰 회로의 확장이 용이하며 VLSI회로 실현에 적합할 것이다. In this paper, we propose a new multiplication algorithm for two polynomials using primitive polynomial with all 1 of coefficient on finite fields GF(2<SUP>m</SUP>), and design the multiplier with high-speed parallel input-output module structure using the presented multiplication algorithm. The proposed multiplier is designed ㎡ same basic cells that have a 2-input XOR gate and a 2-input AND gate. Since the basic cell have no a latch circuit, the multiplicative circuit is very simple and is short the delay time DA</SUB)+ DX</SUB) per cell unit. The proposed multiplier is easy to extend the circuit with large m having regularity and modularity by cell array, and is suitable to the implementation of VLSI circuit.