32-Bit RISC-V상에서의 LEA 경량 블록 암호 GCM 운용 모드 구현

엄시우,권혁동,김현지,양유진,서화정,Eum, Si-Woo,Kwon, Hyeok-Dong,Kim, Hyun-Ji,Yang, Yu-Jin,Seo, Hwa-Jeong 한국정보보호학회 2022 정보보호학회논문지 Vol.32 No.2

LEA is a lightweight block cipher developed in Korea in 2013. In this paper, among block cipher operation methods, CTR operation mode and GCM operation mode that provides confidentiality and integrity are implemented. In the LEA-CTR operation mode, we propose an optimization implementation that omits the operation between states through the state fixation and omits the operation through the pre-operation by utilizing the characteristics of the fixed nonce value of the CTR operation mode. It also shows that the proposed method is applicable to the GCM operation mode, and implements the GCM through the implementation of the GHASH function using the Galois Field(2¹²⁸) multiplication operation. As a result, in the case of LEA-CTR to which the proposed technique is applied on 32-bit RISC-V, it was confirmed that the performance was improved by 2% compared to the previous study. In addition, the performance of the GCM operation mode is presented so that it can be used as a performance indicator in other studies in the future.

ARMv8상에서의 SKINNY Tweakable 블록암호 최적화 구현

엄시우 ( Si-woo Eum ),송경주 ( Gyeong-ju Song ),강예준 ( Yea-jun Kang ),김원웅 ( Won-woong Kim ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2022 한국정보처리학회 학술대회논문집 Vol.29 No.1

2015년부터 NIST에서는 경량 암호 공모전을 개최하여 저사양 기기에서 활용할 경량 암호 알고리즘을 개발해오고 있다. 본 논문에서는 경량 암호 공모전에서 발표된 Romulus 암호에 활용되는 Tweakey 프레임워크로 설계된 Tweakable 블록암호 Skinny의 최적화 구현을 최신 프로세서 중 하나인 Apple M1 프로세서 상에서 진행하였다. M1 프로세서는 ARMv8 아키텍처로 설계되었으며, ARMv8 벡터 명령어 중 TBL 명령어를 활용한 라운드 함수의 효율적인 구현으로 최적화를 진행하였다. Skinny 블록암호의 블록 길이 128-bit 구현을 진행하였으며, 해당 프로세서에서 구현된 skinny 구현 연구가 없기 때문에 Referenc C코드와 비교를 진행하였다. 성능 측정 결과 128-bit 키 길이에서는 약 19배의 성능 향상을 확인하였으며, 키 길이 384-bit에서는 약 32배의 높은 성능 향상을 확인할 수 있다.

64-bit ARM 프로세서 상에서의 블록암호 PIPO 병렬 최적 구현

엄시우 ( Si Woo Eum ),권혁동 ( Hyeok Dong Kwon ),김현준 ( Hyun Jun Kim ),장경배 ( Kyoung Bae Jang ),김현지 ( Hyun Ji Kim ),박재훈 ( Jae Hoon Park ),송경주 ( Gyeung Ju Song ),심민주 ( Min Joo Sim ),서화정 ( Hwa Jeong Seo ) 한국정보처리학회 2021 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.10 No.8

ICISC’20에서 발표된 경량 블록암호 PIPO는 비트 슬라이스 기법 적용으로 효율적인 구현이 되었으며, 부채널 내성을 지니기에 안전하지 않은 환경에서도 안정적으로 사용 가능한 경량 블록암호이다. 본 논문에서는 ARM 프로세서를 대상으로 PIPO의 병렬 최적 구현을 제안한다. 제안하는 구현물은 8평문, 16평문의 병렬 암호화가 가능하다. 구현에는 최적의 명령어 활용, 레지스터 내부 정렬, 로테이션 연산 최적화 기법을 사용하였다. 또한 레지스터 내부 정렬을 매 라운드마다 진행하는 구현물과, 정렬을 최소화하는 구현물 두 종류로 구분하여 구현한다. 구현은 A10x fusion 프로세서를 대상으로 한다. 대상 프로세서 상에서, 기존 레퍼런스 PIPO 코드는 64/128, 64/256 규격에서 각각 34.6 cpb, 44.7 cpb의 성능을 가지나, 제안하는 기법 중, 일반 구현물은 8평문 64/128, 64/256 규격에서 각각 12.0 cpb, 15.6 cpb, 16평문 64/128, 64/256 규격에서 각각 6.3 cpb, 8.1 cpb의 성능을 보여준다. 이는 기존 대비 각 규격별로 8평문 병렬 구현물은 약 65.3%, 66.4%, 16평문 병렬 구현물은 약 81.8%, 82.1% 더 좋은 성능을 보인다. 레지스터 최소 정렬 구현물은 8평문 64/128, 64/256 규격에서 각각 8.2 cpb, 10.2 cpb, 16평문 64/128, 64/256 규격에서 각각 3.9 cpb, 4.8 cpb의 성능을 보여준다. 이는 기존 레퍼런스 코드 구현물 대비 각 규격별로 8평문 병렬 구현물은 약 76.3%, 77.2%, 16평문 병렬 구현물은 약 88.7% 89.3% 더 향상된 성능을 가진다. The lightweight block cipher PIPO announced at ICISC’20 has been effectively implemented by applying the bit slice technique. In this paper, we propose a parallel optimal implementation of PIPO for ARM processors. The proposed implementation enables parallel encryption of 8-plaintexts and 16-plaintexts. The implementation targets the A10x fusion processor. On the target processor, the existing reference PIPO code has performance of 34.6 cpb and 44.7 cpb in 64/128 and 64/256 standards. Among the proposed methods, the general implementation has a performance of 12.0 cpb and 15.6 cpb in the 8-plaintexts 64/128 and 64/256 standards, and 6.3 cpb and 8.1 cpb in the 16-plaintexts 64/128 and 64/256 standards. Compared to the existing reference code implementation, the 8-plaintexts parallel implementation for each standard has about 65.3%, 66.4%, and the 16-plaintexts parallel implementation, about 81.8%, and 82.1% better performance. The register minimum alignment implementation shows performance of 8.2 cpb and 10.2 cpb in the 8-plaintexts 64/128 and 64/256 specifications, and 3.9 cpb and 4.8 cpb in the 16-plaintexts 64/128 and 64/256 specifications. Compared to the existing reference code implementation, the 8-plaintexts parallel implementation has improved performance by about 76.3% and 77.2%, and the 16-plaintext parallel implementation is about 88.7% and 89.3% higher for each standard.

KpqC 공모전 2라운드 암호 소개 및 동향

엄시우(Si-Woo Eum),송민호(Min-Ho Song),김상원(Sang-Won Kim),서화정(Hwa-Jeong Seo) 한국정보보호학회 2024 情報保護學會誌 Vol.34 No.2

2022년 KpqC 공모전을 통해 국내에서 자체적인 양자 컴퓨터에 대한 내성을 갖는 양자 내성 암호 개발을 진행하고 있다. 2022년 16개의 알고리즘이 1라운드를 진행하여, 2023년 12월 1라운드를 통과한 8개의 알고리즘이 현재 2라운드를 진행하고 있다. 본 논문에서는 1라운드를 통과한 2라운드 후보 알고리즘에 대해서 소개하고 1라운드 이후 2라운드 후보 알고리즘의 최신 개발 동향에 대해서 소개한다.

GPU를 활용한 동형암호 구현 동향

엄시우 ( Si-woo Eum ),김현준 ( Hyun-jun Kim ),임세진 ( Se-jin Lim ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2022 한국정보처리학회 학술대회논문집 Vol.29 No.2

빅데이터, 인공지능, 클라우드 등의 기술이 발전함에 따라서 개인 정보나 중요 데이터가 많이 노출되고 있다. 동형암호는 암호화된 데이터에 대해서 직접 연산이 가능한 암호체계이다. 이러한 특성은 오늘날 클라우드 컴퓨팅 플랫폼에 매우 중요한 기술이지만, 많은 연산으로 인해 처리 시간이 오래 걸려 많이 사용되어 오고 있지 않다. GPU는 병렬 연산의 특성을 활용하여 CPU가 담당하는 작업을 훨씬 효율적으로 작업하는 것이 가능하다. 본 논문에서는 GPU를 활용하여 동형 암호의 속도 향상을 위한 기법 연구 동향에 대해 알아본다.

32-bit RISC-V상에서의 경량 블록암호 PIPO 최적 병렬 구현

엄시우 ( Si-woo Eum ),장경배 ( Kyung-bae Jang ),송경주 ( Gyeong-ju Song ),이민우 ( Min-woo Lee ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2021 한국정보처리학회 학술대회논문집 Vol.28 No.2

PIPO 경량 블록암호는 ICISC‘20에서 발표된 암호이다. 본 논문에서는 PIPO의 단일 평문 최적화 구현과 4평문 병렬 구현을 제안한다. 단일 평문 최적화 구현은 Rlayer의 최적화와 키스케쥴을 포함하지 않은 구현을 진행하였다. 결과적으로 키스케쥴을 포함하는 기존 연구 대비 70%의 성능 향상을 확인하였다. 4평문의 경우 32-bit 레지스터를 최대한 활용하여, 레지스터 내부 정렬과 Rlayer의 최적화 구현을 진행하였다. 또한 Addroundkey 구현에서 메모리 최적화 구현과 속도 최적화 구현을 나누어 구현하였다. 메모리 사용을 줄인 메모리 최적화 구현은 단일 평문 구현 대비 80%의 성능 향상을 확인하였고, 암호화 속도를 빠르게 구현한 속도 최적화 구현은 단일 평문 구현 대비 157%의 성능 향상을 확인하였다.

64-비트 ARMv8 프로세서 상에서의 개선된 병렬 ARIA 최적화 구현

엄시우(Si-Woo Eum),서화정(Hwa-Jeong Seo) 한국정보통신학회 2024 한국정보통신학회논문지 Vol.28 No.5

ARIA 블록 암호는 국내에서 개발한 암호화 알고리즘으로 대한민국 표준(KS X 1213:2004)과 국제 표준(RFC 5794)으로 사용되고 있다. 암호화의 실용적인 활용을 위해서는 암호 수행 시 소요되는 연산에 대한 효율성이 중요하다. 최근에는 ASIMD를 제공하는 64비트 ARMv8 프로세서와 같은 고성능 아키텍처 상에서 병렬 연산자를 통해 블록 암호 알고리즘을 최적 구현하는 연구가 활발히 진행되고 있다. 기존에 제시된 ARIA 병렬 구현에서는 ASIMD 명령어 셋을 통해 높은 성능 향상을 보여주었지만 잦은 메모리 접근으로 인해 성능 저하가 발생하였다. 본 논문에서는 이러한 메모리 접근을 최소화하기 위해 내부 상태 재배치를 메모리 접근 없이 수행하고, 치환 연산을 위한 Sbox 테이블 복사 횟수를 최소화하여 성능을 개선하였다. 그 결과 기존 병렬 구현 대비 약 1.6배 높은 성능 향상을 달성하였으며 이는 메모리 접근 최소화가 성능 향상에 지대한 영향을 미침을 보여준다. ARIA block cipher is a cipher developed in Korea government. The block cipher algorithm is used as a Korean(KS X 1213:2004) and international (RFC 5794) standards. The efficient computation of block cipher is important in practical usages. The research has recently been actively conducted to implement block cipher algorithms in parallel ways using high-performance architectures, such as 64bit ARMv8 processors that provide ASIMD features. Although the previously proposed parallel ARIA implementation shows high performance improvement through parallel implementations, the performance degradation due to a number of memory accesses was observed. In this paper, we present novel approach to improve the performance by reducing the number of memory accesses. The internal state relocation was optimized without memory access and optimization was performed by minimizing the number of Sbox table copy for replacement operation. Finally, it shows a performance improvement of about 1.6 times higher than the-state-of art parallel implementation. This shows that performance improvement is achieved through minimizing the number of memory accesses.

64-bit ARM 프로세서 상에서의 블록암호 PIPO 병렬 최적 구현

엄시우 ( Si-woo Eum ),권혁동 ( Hyeok-dong Kwon ),김현준 ( Hyun-jun Kim ),장경배 ( Kyung-bae Jang ),김현지 ( Hyun-ji Kim ),박재훈 ( Jae-hoon Park ),심민주 ( Min-joo Sim ),송경주 ( Gyeong-ju Song ),서화정 ( Hwa-jeong Seo ) 한국정보처리학회 2021 한국정보처리학회 학술대회논문집 Vol.28 No.1

ICISC’20에서 발표된 경량 블록암호 PIPO는 비트 슬라이스 기법 적용으로 효율적인 구현이 되었으며, 부채널 내성을 지니기에 안전하지 않은 환경에서도 안정적으로 사용 가능한 경량 블록암호이다. 본 논문에서는 ARM 프로세서를 대상으로 PIPO의 병렬 최적 구현을 제안한다. 제안하는 구현물은 8평문, 16평문의 병렬 암호화가 가능하다. 구현에는 최적의 명령어 활용, 레지스터 내부 정렬, 로테이션 연산 최적화 기법을 사용하였다. 구현은 A10x fusion 프로세서를 대상으로 한다. 대상 프로세서상에서, 기존 레퍼런스 PIPO 코드는 64/128, 64/256 규격에서 각각 34.6 cpb, 44.7 cpb의 성능을 가지나, 제안하는 기법은 8평문 64/128, 64/256 규격에서 각각 12.0 cpb, 15.6 cpb, 16평문 64/128, 64/256 규격에서 각각 6.3 cpb, 8.1 cpb의 성능을 보여준다. 이는 기존 대비 각 규격별로 8평문 병렬구현물은 약 65.3%, 66.4%, 16평문 병렬 구현물은 약 81.8%, 82.1% 더 좋은 성능을 보인다.

PDF 버전 1.4-1.6의 CUDA GPU 환경에서 암호 해독 최적 구현

김현준 ( Hyun Jun Kim ),엄시우 ( Si Woo Eum ),서화정 ( Hwa Jeong Seo ) 한국정보처리학회 2023 정보처리학회논문지. 컴퓨터 및 통신시스템 Vol.12 No.2

매년 수십만 개의 암호를 분실하거나 잊어버리면서 합법적인 소유자나 권한을 부여받은 법 집행 담당자가 필요한 정보를 사용할 수 없게 된다. 이러한 암호를 되찾기 위해 암호 해독(Password Cracking)이 사용된다. 암호 해독에 CPU 대신 GPU를 사용하면 복구 과정에서 필요한 많은 양의 계산을 신속하게 처리할 수 있다. 본 논문은 현재 가장 많이 사용되는 PDF 1.4 -1.6 버전의 암호 해독에 중점을 두고 CUDA를 사용하여 GPU에서 최적화한다. MD5 알고리즘의 불필요 연산 제거, RC4 알고리즘의 32비트 워드 통합 구현, 공유메모리 사용의 기법을 사용하였다. 또한 성능향상에 영향을 미치는 블록, 스레드 수 탐색을 위해 오토튠 기법을 사용하였다. 결과적으로 RTX 3060, RTX 3090 환경에서 블록 크기 65,536, 스레드크기 96에서 31,460 kp/s(kilo passwords per second), 66,351 kp/s의 처리량을 보였으며, 기존 최고 처리량을 보여주는 해시캣의 처리량보다 각각 22.5%, 15.2%를 향상시켰다. Hundreds of thousands of passwords are lost or forgotten every year, making the necessary information unavailable to legitimate owners or authorized law enforcement personnel. In order to recover such a password, a tool for password cracking is required. Using GPUs instead of CPUs for password cracking can quickly process the large amount of computation required during the recovery process. This paper optimizes on GPUs using CUDA, with a focus on decryption of the currently most popular PDF 1.4-1.6 version. Techniques such as eliminating unnecessary operations of the MD5 algorithm, implementing 32-bit word integration of the RC4 algorithm, and using shared memory were used. In addition, autotune techniques were used to search for the number of blocks and threads that affect performance improvement. As a result, we showed throughput of 31,460 kp/s (kilo passwords per second) and 66,351 kp/s at block size 65,536, thread size 96 in RTX 3060, RTX 3090 environments, and improved throughput by 22.5% and 15.2%, respectively, compared to the cracking tool hashcat that achieves the highest throughput.

사물 인터넷 프로세서 8-bit AVR 상에서의 경량암호 TinyJAMBU 고속 최적 구현

권혁동(Hyeok-Dong Kwon),엄시우(Si-Woo Eum),심민주(Min-Joo Sim),양유진(Yu-Jin Yang),서화정(Hwa-Jeong Seo) 한국정보보호학회 2023 정보보호학회논문지 Vol.33 No.2

암호 알고리즘은 많은 연산 자원을 요구하며 복잡한 수학적 원리를 통해 보안성을 가진다. 하지만 대부분의 사물인터넷 기기는 가용 자원이 한정적이며 그에 따라 연산 성능이 부족하다. 따라서 연산량을 적게 사용하는 경량암호가 등장하였다. 미국 국립표준기술연구소는 경량암호 표준화 공모전을 개최하여 경량암호의 원활한 보급을 꾀했다. 공모전의 알고리즘 중 하나인 TinyJAMBU는 순열 기반의 알고리즘이다. TinyJAMBU는 키 스케줄을 거치지 않는 대신 많은 순열 연산을 반복하며, 이때 시프트 연산이 주로 사용된다. 본 논문에서는 8-bit AVR 프로세서상에서 경량암호 TinyJAMBU를 고속 최적 구현하였다. 제안 기법은 시프트 연산을 반대 방향으로 하여 시프트 횟수를 최소화한 리버스 시프트 기법과 키와 논스가 고정인 환경에서 일부 연산을 사전 연산한 기법이다. 제안 기법은 순열연산에서 최대 7.03배, TinyJAMBU 알고리즘에 적용 시 최대 5.87배 성능 향상을 보였다. 키와 논스가 고정인 환경에서는 TinyJAMBU의 알고리즘이 최대 9.19배만큼 성능이 향상되었다. Cryptographic algorithms require extensive computational resources and rely on complex mathematical principles for security. However, IoT devices have limited resources, leading to insufficient computing power. As a result, lightweight cryptography has emerged, which uses fewer computational resources. NIST organized a competition to standardize lightweight cryptography and TinyJAMBU, one of the algorithms in the competition, is a permutation-based algorithm that repeats many permutation operations. In this paper, we implement TinyJAMBU on an 8-bit AVR processor with a proposed technique that includes a reverse shift method and precomputing some operations in a fixed key and nonce environment. Our techniques showed a maximum performance improvement of 7.03 times in permutation operations and 5.87 times in the TinyJAMBU algorithm, improving up to 9.19 times in a fixed key and nonce environment.