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비동기 방식의 직렬통신 시스템에서 헤드 검출 기능을 가진 회전기용 리시버의 FPGA 구현
강봉순,이창훈,김인규,하주영,김주현,Kang, Bong-Soon,Lee, Chang-Hoon,Kim, In-Kyu,Ha, Ju-Young,Kim, Ju-Hyun 한국정보통신학회 2005 한국정보통신학회논문지 Vol.9 No.1
본 논문에서는 회전기의 위치에 대한 정보를 가지고 있는 Encoder와 정해진 경로(Serial Signal)를 통해 Data를 전송하거나 받고, DSP로 Data를 정해진 경로(Paralle Signal)를 통해 Data를 전송하거나 받는 기능을 가진 Receiver를 FPGA Design한 것이다. 동일 동작 Clock을 사용하지 않는 다른 System의 Serial Data 통신을 하는 경우, 새로운 헤더 검출 방법을 제시하여 Serial Data의 유효한 각 Bit의 정보를 얻기 위해서는 헤더 내의 Sync. Code를 해석하여 유효 Data의 길이를 찾을 수 있다. 또한 Receiver의 동작 주파수를 'clk_select' Port를 사용하여 내부 동작 주파수를 20MHz 또는 60MHz를 선택할 수 있다. This paper presents the design and implementation of a receiver operating between a rotary machine encoder and DSP. The receiver connects with the encoder using 1 bit serial data and DSP using 16 bits bus line. The receiver and encoder use the different operating frequency each other. We suggest a new apparatus and method of synchronized code for header detection in 1bit serial communication. The system operating frequency can be changed into 20MHz or 60MHz by using the external port such as 'clk_select'.
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2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 영상 축소기 시스템 개발 및 IC 구현
강봉순,이영호,이봉근 한국융합신호처리학회 2001 융합신호처리학회 논문지 (JISPS) Vol.2 No.3
본 논문에서는 DTV, TV-PIP, PC-video, camcorder, videophone 등에 널리 웅용되고 있는 영상 축소기를 제안한다. 제안된 영상 축소기는 2차원 위상 교정 디지털 필터를 이용한 고성능/고화질의 축소이미지를 제공하는 영상 축소기이다. 본 논문에서는 기존 제품에 웅용된 영상 축소기 방식인 Pixel-drop 방식, Upsampling 방식 및 Scaler32 방식의 문제점들을 모두 보완하는 엘리어싱 노이즈 제거 방법과 하드웨어 부담을 최소화한 방법인 디지털 필터의 위상 특성을 웅용한 축소원리를 설명할 것이다. 또한, 제안된 영상 축소기의 성능이 Scaler32 방식보다 우수함을 최종 시뮬레이션 결과(축소 영상)를 Scaler32 방식에 의한 결과와 비교하여 그 타당성을 증명할 것이다. 본 논문에서 제안된 영상 축소기는 라인메모리, 수직축 축소기, 수평축 축소기 및 FIFO로 크게 4블럭으로 구성되어 있다. 또한, 시스템 면적의 최소화를 위해 사용된 필터의 계수는 덧셈기와 천이기로 구현이 가능하며, 필터는 MUX-adder 형태의 구조를 가진다. 그리고, 보상 필터의 추가로 인한 필터의 대역제한폭이 영상 대역제한폭인 6MHz 까지 향상되어 원영상의 고주파 성분의 손실이 최소화된다. 제안된 영상 축소기는 하드웨어 언어인 Verilog-HDL로 설계되고, Cadence로 검증된다. 그리고, 회로 합성은 Synopsys 합성기로 합성되며, 레이아웃은 Mentor에서 수행된다. 사용되는 칩 마스터는 4,500$\mu\textrm{m}$$\times$4,500$\mu\textrm{m}$이며, 실제 레이아웃 크기는 2,528$\mu\textrm{m}$$\times$3,237$\mu\textrm{m}$이다. In this paper, we propose an image downscaler used in multimedia video applications, such as DTV, TV-PIP, PC-video, camcorder, videophone and so on. The proposed image downscaler provides a scaled image of high-quality and high-performance. This paper will explain the scaling theory using two-dimensional digital filters. It is the method that removes an aliasing noise and decreases the hardware complexity, compared with Pixel-drop and Upsamling. Also, this paper will prove it improves scaling precisians and decreases the loss of data, compared with the Scaler32, the Bt829 of Brooktree, and the SAA7114H of Philips. The proposed downscaler consists of the following four blocks: line memory, vertical scaler, horizontal scaler, and FIFO memory. In order to reduce the hardware complexity, the using digital filters are implemented by the multiplexer-adder type scheme and their all the coefficients can be simply implemented by using shifters and adders. It also decreases the loss of high frequency data because it provides the wider BW of 6MHz as adding the compensation filter. The proposed downscaler is modeled by using the Verilog-HDL and the model is verified by using the Cadence simulator. After the verification is done, the model is synthesized into gates by using the Synopsys. The synthesized downscaler is Placed and routed by the Mentor with the IDEC-C632 0.65${\mu}{\textrm}{m}$ library for further IC implementation. The IC master is fixed in size by 4,500${\mu}{\textrm}{m}$$\times$4,500${\mu}{\textrm}{m}$. The active layout size of the proposed downscaler is 2,528${\mu}{\textrm}{m}$$\times$3,237${\mu}{\textrm}{m}$.
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Design of multi-standard NTSC/PAL video encoder
강봉순,Juhyun Kim,양훈기 한국물리학회 2004 Current Applied Physics Vol.4 No.1
This paper presents the design of a multi-standard NTSC/PAL video encoder. The encoder converts International Telecom-munication Union-Recommendation (ITU-R) BT.601 4:2:2, ITU-R BT.656 or RGB inputs from various video sources intoNational Television Standards Committee (NTSC) or phase-alternate line (PAL) TV signals in both S-video and composite videobaseband signals (CVBS). The encoder adopts multiplier-free structures to reduce hardware complexity. The hardware bit width ofprogrammable digital lters for luminance and chrominance signals, along with other operating blocks, are carefully determined toproduce high-quality digital video signals of 1 least signicant bit (LSB) error or less. The proposed encoder is experimentally demonstrated by using the Altera APEX20K600EBC652-3 device.
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수직축 Strip구조를 이용한 실시간 Disparity시스템의 설계
강봉순,양훈기 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.4
본 논문은 2개의 영상을 이용, disparity algorithm을 바탕으로 영상에 나타난 물체의 깊이 정보를 영상의 밝고 어두운 정도로 나타낼 수 있는 방법을 제안한다. 또한 제안된 방법을 이용, 실시간 동작이 가능한 하드웨어 설계 및 구현을 실현한다. 실시간 동작을 위해 본 논문에서는 수직축 strip 구조를 이용하여 영상들의 유사 정도를 계산하였다. 물체의 거리 정보를 흑백영상으로 변환하여 가까이 있는 물체는 밝게, 멀리 있는 물체는 어둡게 나타낼 수 있도록 하여 각종 영상장치에서 확인할 수 있도록 하였다. 본 논문에서 제안한 방법의 하드웨어는 30 frame/sec의 동작을 하도록 설계하여 Altera APEX20K1000EBC6S2-3의 device를 사용하여 검증하였으며, Hynix 0.35㎛ CB35 ASIC library와 256PQFP package를 이용하여 IC로 제작하였다. In this paper, we propose the method that analyzes the depth of object using 2 images in the disparity algorithm. It also presents the design and implementation of the proposed method for a real time processing. The proposed system uses the vertical strip structure for calculating similar pixel numbers for the processing and converts the depth of object into gray scale images in order to be displayed on various display devices. The hardware using the proposed method is operating with 30 frames/sec and verified by using the Altera APEX 20K1000EBC652-3. The proposed method is also Implemented into It by using the Hynix 0.35${\mu}{\textrm}{m}$ CB35 ASIC library and 256PQFP package.
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Design of three-dimensional real-time disparity system using stereo images
강봉순,Kwangje Woo,Changhee Hong,양훈기,Dooil Hong 한국물리학회 2004 Current Applied Physics Vol.4 No.1
In this paper, we propose a three-dimensional real-time disparity system that converts the locations of objects into the gray-scaleimage by using two images incoming through stereo cameras. While measuring the similarity for the images, the proposed systemadopts the vertical strip structure for a real-time processing. The proposed system is able to process 15 frames per second (fps) anddisplay the resulting disparity images with 30 fps on the TV sets. The system is designed by using the VHDL. It is also experimentally demonstrated by using the Altera APEX20K1000EBC652-3 device.
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