랜덤 마스킹 기법을 이용한 DPA 공격에 안전한 ARIA 구현

유형소(HyungSo Yoo),하재철(JaeCheol-Ha),김창균(ChangKyun Kim),박일환(IlHwan Park),문상재(SangJae Moon) 한국정보보호학회 2006 정보보호학회논문지 Vol.16 No.2

ARIA는 128비트 블록암호알고리즘으로, 2004년 국가표준(KS)으로 선정되었다. 현재 많은 연구가 진행되고 있는 DPA 공격에 ARIA가 취약함이 발견되었다. 따라서 본 논문에서는 1차 DPA 공격에 의한 대응방법으로 가장 많은 연구가 이루어지고 있는 마스킹 기법을 설명하고 국내표준 암호알고리즘인 ARIA에 적용하였다. 마스킹이 적용된 ARIA를 AVR 기반의 8비트 프로세서를 사용하는 스마트카드에 소프트웨어로 구현하였으며, 실험을 통하여 1차 DPA 공격에 안전함을 확인하였다. ARIA is a 128-bit block cipher, which became a Korean Standard in 2004. According to recent research, this cipher is attacked by first order DPA attack. In this paper, we explain a masking technique that is a countermeasure against first order DPA attack and apply it to the ARIA. And we implemented a masked ARIA for the 8 bit microprocessor based on AVR in software. By using this countermeasure, we verified that it is secure against first order DPA attack.

GEZEL을 이용한 SEED 및 ARIA 알고리즘 설계 방법

권태웅(TaeWoong Kwon),김현민(Hyunmin Kim),홍석희(Seokhie Hong) 한국정보보호학회 2014 정보보호학회논문지 Vol.24 No.1

스마트기기를 기반으로 한 사회적, 경제적 활동이 증가함에 따라 다양한 플랫폼에서의 사용자 프라이버시에 대한 안전성과 신뢰성 등의 문제가 대두되고 있다. 이에 따라 정보보호를 목적으로 한 국내 표준 암호 알고리즘들이 개발되었고 이를 다양한 환경에서 얼마나 효율적으로 구현하느냐 또한 중요한 이슈가 되었다. 또한 국내 암호 모듈의 사용이 권장됨에 따라 다양한 환경에서의 SEED와 ARIA의 설계와 구현방식이 논의되고 연구가 되고 있다. SEED와 ARIA는 국내 암호 표준으로써 128비트의 평문을 암호화하며 각각 Feistal, SPN 구조로 이루어져 있는 블록 암호 알고리즘이다. 본 논문은 국내 알고리즘인 SEED와 ARIA를 GEZEL 언어를 이용하여 구현한 첫 논문으로서 GEZEL을 이용한 설계방법과 특징을 구체적으로 설명하고, GEZEL을 이용한 개발의 효율성 및 유연성을 보였다. GEZEL로 구현한 SEED는 69043slice의 면적과 146.25Mhz의 최대 동작 주파수로 동작했고, ARIA는 7282 slice의 면적과 286.172Mhz의 최대 동작 주파수로 동작했다. 또한, SEED는 시그널플로우 방식으로 설계 시 296%가량 속도가 향상되었다. Increasing the smart instrument based social and economical activity, problems of electronic business"s safety, reliability and user"s privacy are be on the rise. so variety standard cryptography algorithms for information security have been developed in korea and How to efficiently implement them in a variety of environments is issued. ARIA and SEED, developed in Korea, are standard block cipher algorithm to encrypt the 128-bit plaintext, are each configured Feistel, SPN structure. In this paper, SEED and ARIA were implemented using the GEZEL language that can be used easily in the software designer because grammar is simple compared to other hardware description language. In particular, in this paper, will be described in detail the characteristics and design method using GEZEL as the first paper that implements 128bits ARIA and SEED and it showed the flexibility and efficiency of development using GEZEL. SEED designed GEZEL is occupied 69043 slice, is operating Maximum frequency 146.25Mhz and ARIA is occupied 7282 slice, is operating Maximum frequency 286.172Mhz. Also, Speed of SEED designed and implemented signal flow method is improved 296%.

자원 공유기법을 이용한 AES-ARIA 연산기의 효율적인 설계

구본석(Bonseok Koo),유권호(Gwonho Ryu),장태주(Taejoo Chang),이상진(Sangjin Lee) 한국정보보호학회 2008 정보보호학회논문지 Vol.18 No.a6

AES와 ARIA 블록암호 알고리즘은 각각 미국과 한국의 차세대 표준 블록암호 알고리즘으로 각광받고 있으며, 스마트 카드, 전자여권 등 기밀성이 요구되는 다양한 정보보호 분야에서 활용되고 있다. 본 논문에서는 최초로 AES와 ARIA의 효율적인 통합 하드웨어 연산기를 제안하고 0.25um CMOS 공정으로 구현한 결과를 제시한다. AES와 ARIA에 적용할 수 있는 확장 유한체 방식의 공통 S-box를 설계하고, 두 알고리즘의 확산 함수에서 공통항을 축출하여, 19,056 게이트 카운트의 소형 크기를 가지는 연산기를 설계하였다. 본 논문에서 제안하는 연산기는 AES와 ARIA의 개별 소형 연산기를 설계하는 방식에 비해 32% 감소된 크기를 가진다. 또한 제안하는 연산기는 128비트 한 블록에 대한 AES 암호화에는 11 클록 사이클, ARIA 암호화에는 16 클록 사이클을 사용하며, 이는 각각 1,047Mbps와 720Mbps의 성능을 나타난다. AEA and ARIA are next generation standard block cipher of US and Korea, respectively, and these algorithms are used in various fields including smart cards, electronic passport, and etc. This paper addresses the first efficient unified hardware architecture of AES and ARIA, and shows the implementation results with 0.25um CMOS library. We designed shared S-boxes based on composite filed arithmetic for both algorithms, and also extracted common terms of the permutation matrices of both algorithms. With the 0.25-㎛ CMOS technology, our processor occupies 19,056 gate counts which is 32% decreased size from discrete implementations, and it uses 11 clock cycles and 16 cycles for AES and ARIA encryption , which shows 720 and 1,047 Mbps, respectively.

ARIA 블록 암호의 소형화 구조

박진섭,김용대,유영갑 충북대학교 컴퓨터정보통신 연구소 2005 컴퓨터정보통신연구 Vol.13 No.2

본 논문에서는 128 비트 ARIA 암호 알고리듬을 소형화시킨 32 비트 하드웨어 구조를 제안하고 있다. 최근 휴대폰을 이용한 금융결제나, 노트북에서 무선 인터넷을 이용한 VPN 접속과 같이 휴대형 장치에서도 보안 서비스가 이루어지고 있다. 휴대형 장치는 제한된 크기와 전력에서 동작하기 때문에 보안서비스를 추가하기위해서는 저전력, 소형화 설계가 요구된다. 본 논문의 ARIA 하드웨어 구조는 이러한 제한된 환경에 적용 가능한 저전력, 소형 구조이다. 제안된 ARIA는 32 비트 구조이다. 소형화를 위해서 4개의 S-box와 32비트 확산 함수를 구현하였다. 또한 복호화할 때 라운드 키 생성에 필요한 확산 함수의 사용하지 않도록 데이터 패스를 수정하였다. 본 논문의 32비트 ARIA는 초기값 생성을 위해 53 클록 사이클이 필요하다. 암/복호화에는 236 클럭 사이클이 요구된다. 32비트 ARIA는 0.35 ㎛ CMOS 공정으로 13,960.5 EG로 구성되었다. This paper presents a 32bit hardware architecture for the ARIA cryptographic algorithm. Recently security service has extended on portable devices such as cellular phones and VPN with wireless Internet at laptops. The mobile units have a limited power with small size demanding a low-power and compact design. The hardware design in this paper is a low-power and compact version of ARIA for the limited mobile environment. The proposed ARIA is based on 32-bit architecture.

Zero-Correlation Linear Cryptanalysis of Reduced Round ARIA with Partial-sum and FFT

( Wen-tan Yi ),( Shao-zhen Chen ),( Kuan-yang Wei ) 한국인터넷정보학회 2015 KSII Transactions on Internet and Information Syst Vol.9 No.1

Block cipher ARIA was first proposed by some South Korean experts in 2003, and later, it was established as a Korean Standard block cipher algorithm by Korean Agency for Technology and Standards. In this paper, we focus on the security evaluation of ARIA block cipher against the recent zero-correlation linear cryptanalysis. In addition, Partial-sum technique and FFT (Fast Fourier Transform) technique are used to speed up the cryptanalysis, respectively. We first introduce some 4-round linear approximations of ARIA with zero-correlation, and then present some key-recovery attacks on 6/7-round ARIA-128/256 with the Partial-sum technique and FFT technique. The key-recovery attack with Partial-sum technique on 6-round ARIA-128 needs 2^123.6 known plaintexts (KPs), 2¹²¹encryptions and 2^90.3 bytes memory, and the attack with FFT technique requires 2^124.1KPs, 2^121.5 encryptions and 2^90.3 bytes memory. Moreover, applying Partial-sum technique, we can attack 7-round ARIA-256 with 2^124.6KPs, 2^203.5 encryptions and 2¹⁵² bytes memory and 7-round ARIA-256 employing FFT technique, requires 2^124.7KPs, 2^209.5 encryptions and 2¹⁵² bytes memory . Our results are the first zero-correlation linear cryptanalysis results on ARIA.

J. S. 바흐의 아리아: 다 카포와 그 외의 형식들

이가영 이화여자대학교 음악연구소 2019 이화음악논집 Vol.23 No.4

J. S. Bach’s Aria Forms: Da Capo and Beyond Kayoung Lee This study argues that the conventional da capo aria form does not directly and readily apply to Bach’s arias. By analyzing a number of arias including ‘Ach, mein Sinn’ from St. John Passion and ‘Erbarme dich’ from St. Matthew Passion, this study illustrates various ways in which Bach modifies, manipulates, and deviates from the conventional form. Also, my analysis will trace Bach’s compositional procedure in detail, articulating how Bach devises and constructs aria forms found in these movements. By drawing upon secondary literatures along with in-depth analysis, I will stress that Bach’s aria forms do not fit in to one, definitive musical form of the early part of eighteenth century. In turn, I will propose that Bach’s aria forms reflect rather nonconventional, individualistic, idiosyncratic practice, thereby separating the composer from his contemporaries. 이 연구는 바로크 아리아는 곧 다 카포 아리아라는 보편적인 독해를 요한 세바스찬 바흐의 성악작품에 글자그대로 적용하기는 어렵다는 사실을 지적하는 것으로 시작한다. 그리고 일련의 작품분석을 통해 바흐의 아리아 형식이 다 카포를 벗어나서, 또는 넘어서서 어떠한 양상으로 나타나는지를 보인다. 개별 악장의 분석을 통해 이 연구는 이들이 어떠한 공정을 통해 탄생되었는지, 전형적인 다 카포 형식을 벗어나는 이 아리아들을 어떻게 해석하는 것이 적절할지, 그리고 이들을 어떤 형식으로 인지할 것인지 기술해 나간다. 결국, 이 연구가 보이고자 하는 바는 바흐의 아리아 형식이 정형적이고 표준화되고 관습적인 하나의 틀에 기대고 있는 것이 아니라, 개별적이고 비정형적인, 그래서 다른 작곡가와는 차별화되는 바흐만의 불완전하지만 동시에 유연한 음악적 사고 안에서 기획되며 구현되고 있다는 사실이다.

ARIA/AES 블록암호와 Whirlpool 해시함수를 지원하는 통합 크립토 프로세서 설계

김기쁨,신경욱 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.1

An integrated cryptographic processor that efficiently integrates ARIA, AES block ciphers and Whirlpool hash function into a single hardware architecture is described. Based on the algorithm characteristics of ARIA, AES, and Whirlpool, we optimized the design so that the hardware resources of the substitution layer and the diffusion layer were shared. The round block was designed to operate in a time-division manner for the round transformation and the round key expansion of the Whirlpool hash, resulting in a lightweight hardware implementation. The hardware operation of the integrated ARIA-AES-Whirlpool crypto-processor was verified by Virtex5 FPGA implementation, and it occupied 68,531 gate equivalents (GEs) with a 0.18um CMOS cell library. When operating at 80 MHz clock frequency, it was estimated that the throughputs of ARIA, AES block ciphers, and Whirlpool hash were 602~787 Mbps, 682~930 Mbps, and 512 Mbps, respectively. ARIA, AES 블록암호와 Whirlpool 해시함수를 단일 하드웨어 구조로 통합하여 효율적으로 구현한 크립토 프로세서에 대해 기술한다. ARIA, AES, Whirlpool의 알고리듬 특성을 기반으로 치환계층과 확산계층의 하드웨어 자원이 공유되도록 설계를 최적화하였다. Whirlpool 해시의 라운드 변환과 라운드 키 확장을 위해 라운드 블록이 시분할 방식으로 동작하도록 설계하였으며, 이를 통해 하드웨어 경량화를 이루었다. ARIA-AES-Whirlpool 통합 크립토 프로세서는 Virtex5 FPGA에 구현하여 하드웨어 동작을 검증하였으며, 0.18㎛ CMOS 셀 라이브러리로 합성한 결과 68,531 GE로 구현되었다. 80 MHz 클록 주파수로 동작하는 경우에, ARIA, AES 블록암호는 각각 602~787 Mbps, 682~930 Mbps, 그리고 Whirpool 해시는 512 Mbps의 성능을 갖는 것으로 예측되었다.

Quantum rebound attacks on reduced-round ARIA-based hash functions

백승준,김종성 한국전자통신연구원 2023 ETRI Journal Vol.45 No.3

ARIA is a block cipher proposed by Kwon et al. at ICISC 2003 that is widely used as the national standard block cipher in the Republic of Korea. Herein, we identify some flaws in the quantum rebound attack on seven-round ARIA-DM proposed by Dou et al. and reveal that the limit of this attack is up to five rounds. Our revised attack applies to not only ARIA-DM but also ARIA-MMO and ARIA-MP among the PGV models, and it is valid for all ARIA key lengths. Furthermore, we present dedicated quantum rebound attacks on seven-round ARIA-Hirose and ARIA-MJH for the first time. These attacks are only valid for the 256-bit key length of ARIA because they are constructed using the degrees of freedom in the key schedule. All our attacks are faster than the generic quantum attack in the cost metric of the time–space tradeoff.

ARIA/AES 기반 GCM 인증암호를 지원하는 암호 프로세서

성병윤,김기쁨,신경욱,Sung, Byung-Yoon,Kim, Ki-Bbeum,Shin, Kyung-Wook 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.2

블록암호 알고리듬 ARIA, AES를 기반으로 GCM (Galois/Counter Mode) 인증암호를 지원하는 암호 프로세서를 경량화 구현하였다. 설계된 암호 프로세서는 블록암호를 위한 128 비트, 256 비트의 두 가지 키 길이와 5가지의 기밀성 운영모드 (ECB, CBC, OFB, CFB, CTR)도 지원한다. 알고리듬 특성을 기반으로 ARIA와 AES를 단일 하드웨어로 통합하여 구현하였으며, CTR 암호연산과 GHASH 연산의 효율적인 동시 처리를 위해 $128{\times}12$ 비트의 부분 병렬 GF (Galois field) 곱셈기를 적용하여 전체적인 성능 최적화를 이루었다. ARIA/AES-GCM 인증암호 프로세서를 FPGA로 구현하여 하드웨어 동작을 확인하였으며, 180 nm CMOS 셀 라이브러리로 합성한 결과 60,800 GE로 구현되었다. 최대 동작 주파수 95 MHz에서 키 길이에 따라 AES 블록암호는 1,105 Mbps와 810 Mbps, ARIA 블록암호는 935 Mbps와 715 Mbps, 그리고 GCM 인증암호는 138~184 Mbps의 성능을 갖는 것으로 평가되었다. This paper describes a lightweight implementation of a cryptographic processor supporting GCM (Galois/Counter Mode) authenticated encryption (AE) that is based on the two block cipher algorithms of ARIA and AES. It also provides five modes of operation (ECB, CBC, OFB, CFB, CTR) for confidentiality as well as the key lengths of 128-bit and 256-bit. The ARIA and AES are integrated into a single hardware structure, which is based on their algorithm characteristics, and a $128{\times}12-b$ partially parallel GF (Galois field) multiplier is adopted to efficiently perform concurrent processing of CTR encryption and GHASH operation to achieve overall performance optimization. The hardware operation of the ARIA/AES-GCM AE processor was verified by FPGA implementation, and it occupied 60,800 gate equivalents (GEs) with a 180 nm CMOS cell library. The estimated throughput with the maximum clock frequency of 95 MHz are 1,105 Mbps and 810 Mbps in AES mode, 935 Mbps and 715 Mbps in ARIA mode, and 138~184 Mbps in GCM AE mode according to the key length.

자원 공유기법을 이용한 AES-ARIA 연산기의 효율적인 설계

구본석,유권호,장태주,이상진 한국정보보호학회 2008 정보보호학회논문지 Vol.18 No.6

AES와 ARIA 블록암호 알고리즘은 각각 미국과 한국의 차세대 표준 블록암호 알고리즘으로 각광받고 있으며, 스마트카드, 전자여권 등 기밀성이 요구되는 다양한 정보보호 분야에서 활용되고 있다. 본 논문에서는 최초로 AES와 ARIA의 효율적인 통합 하드웨어 연산기를 제안하고 0.25um CMOS 공정으로 구현한 결과를 제시한다. AES와 ARIA에 적용할 수 있는 확장 유한체 방식의 공통 S-box를 설계하고, 두 알고리즘의 확산 함수에서 공통항을 축출하여, 19,056 게이트 카운트의 소형 크기를 가지는 연산기를 설계하였다. 본 논문에서 제안하는 연산기는 AES와 ARIA의 개별 소형 연산기를 설계하는 방식에 비해 32% 감소된 크기를 가진다. 또한 제안하는 연산기는 128비트 한 블록에 대한 AES 암호화에는 11 클록 사이클, ARIA 암호화에는 16 클록 사이클을 사용하며, 이는 각각 1,047Mbps와 720Mbps의 성능을 나타난다. AEA and ARIA are next generation standard block cipher of US and Korea, respectively, and these algorithms are used in various fields including smart cards, electronic passport, and etc. This paper addresses the first efficient unified hardware architecture of AES and ARIA, and shows the implementation results with 0.25um CMOS library. We designed shared S-boxes based on composite filed arithmetic for both algorithms, and also extracted common terms of the permutation matrices of both algorithms. With the 0.25-μm CMOS technology, our processor occupies 19,056 gate counts which is 32% decreased size from discrete implementations, and it uses 11 clock cycles and 16 cycles for AES and ARIA encryption , which shows 720 and 1,047 Mbps, respectively.