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전원전압 제어형 C-대역 PHEMT 단일칩 집적회로 발진기
김영기(Young Gi Kim) 대한전자공학회 2021 전자공학회논문지 Vol.58 No.8
논문에서는 대부분의 회로에서 주로 사용하는 능동소자와 특별히 다른 반도체 제작 공정의 소자를 추가로 사용하지 않고 원래 발진기에서 사용한 능동소자와 같은 공정의 소자로 발진 주파수를 제어하기 위한 발진기 구조로서, 전원과 발진기의 공진부 사이에 공급하는 직류 전압과 전류를 제어하는 트랜지스터를 삽입하여 삽입된 트랜지스터의 게이트 전압을 변화하여 발진주파수를 제어하는 전압 제어 발진기 구조를 제안하였다. 제안된 발진기는 C-대역에서 동작하도록 0.5 μm AlGaAs/InGaAs PHEMT MMIC로 설계하여 제작한 후 그 발진 특성을 측정하여 분석하는 전반적인 과정을 기술하였다. 5V 의 직류 전압원을 사용하여 70 mA의 직류 전류로 6.85 GHz 의 발진 주파수에서 15 dBm 의 고출력 발진 전력을 측정하여 9 % 의 발진효율을 얻었다. 5 V 의 제어 전압 변화로 130 MHz 의 발진주파수를 변화 시킬 수 있었으며 PLL 로 주파수를 6.85 GHz 에 고정하고 위상잡음을 측정하여 중심주파수에서 1 MHz 벗어날 때 106 dBc/Hz 의 위상 잡음이 나타남을 5V 의 전원에 70 mA 의 전류로 측정하였다. 발진 주파수 신호와 제 2 차 고조파 신호 크기의 차이를 13.17 dB 로 측정하였다. 본 논문에서 제안한 전압 제어 발진기 회로구조를 이용하면 보통의 파운드리 공정으로 추가의 pn 접합 바렉터나 쇼트기 접합 바렉터 소자 공정 개발을 하지 않아도 초고주파 전압 제어 발진기의 구현이 가능하다. In this paper, we propose a C-band Voltage Controlled Oscillator (VCO) consisted of a high-power oscillator circuit integrated with a common resonator and control transistor. The control transistor is inserted between the active negative resistance generating circuit and DC power supply to control the oscillation frequency by changing the supply voltage and current of oscillator circuit, so the designed MMIC can be fabricated by commercially available ordinary foundry process. The oscillator circuit is implemented in a 0.5 μm AlGaAs/InGaAs pseudomorphic high electronic mobility transistor (PHEMT) process. The oscillator shows a high output power of 15 dBm at 6.85 GHz and an efficiency of 9 %. A phase noise of -106 dBc/Hz is obtained at an 1 MHz offset supplied by 5 V DC power voltage with 70 mA. An 130 MHz of oscillation frequency tunning is achieved by the proposed oscilllator circuit. The proposed oscillator circuit enable us to impliment a cost effictive MMIC voltage controlled oscillator without any additional high cost process and high frequency device modeling such as pn diode varactor or Schottky barrier junction varactor.
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위상고정루프를 이용한 낮은 위상 잡음 특성을 갖는 발진기 설계 및 제작
박창현(Chang-Hyun Park),김장구(Jang-Gu Kim),최병하(Byung-Ha choi) 한국항해항만학회 2006 한국항해항만학회지 Vol.30 No.10
In this paper, we designed VCO(voltage controlled oscillator} that is composed of a dielectric resonator and a varactor diode, and the PLDRO(phase locked dielectric resonator oscillator} that is combined with the sampling phase detector and loop filter. The results at 12.05 GHz show the output power is 13.54 dEm frequency tuning range approximately +/- 7.5 MHz, and power variation over the tuning range less than 0.2 dE, respectively. The phase noise which effects on bits error rate in digital communication is obtained with -114.5 dEc/Hz at 100 kHz offset from carrier, and The second harmonic suppression is less than -41.49 dEc. These measured results are found to be more improved than those of VCO without adopting PLL, and the phase noise and power variation performance characteristics show the better performances than those of conventional PLL. 본 논문에서는 부성저항 특성을 갖는 발진기 이론을 적용하여 직렬 궤환형 유전체 공진 발전기를 구성하고 바랙터 다이오드를 삽입하여 전압 제어 유전체 공진 발진기를 제작한 후, 샘플링 위상 비교기와 루프 필터를 결합한 PLL방식을 도입하여 고안정 주파수 발생기인 위상고정 유전체 공진형 발진기를 설계 및 제작하였다 설계 제작한 PLDRO는 주파수 12.05 GHz에서 13.54 dBm의 출력 전력을 얻었으며, 이때의 주파수 가변 동조 범위는 중심 주파수에서 약 ±7.6Mhz 이며, 전력 평탄도는 0.2 dBm으로서 매우 우수한 선형 특성 결과를 얻었다. 또한 데이터 전송시 오율특성에 상당한 영향을 미치는 위상 잡음은 반송파로부터 100 kHz 떨어진 offset 지점에서 -114.5 dBc/Hz을 얻었다 고조파 억압 특성은 2 차 고조파에서 -41.49 dBc 이하의 특성을 나타내었다. 이러한 특성은 위상고정을 하기 전의 전압 제어 발진기보다 더욱 향상된 특성을 보였으며, 종전의 PLDRO보다 위상 잡음과 전력 평탄도변을 개선시킬 수가 있었다.
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싱글 LC-탱크 전압제어발진기를 갖는 2~6㎓의 광대역 CMOS 주파수 합성기
정찬영(Chan-Young Jeong),유창식(Changsik Yoo) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.9
본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 2∼6㎓의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도록 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 0.18㎛ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 0.92㎟의 칩 면적을 차지하며, 1.8V 전원에서 36㎽ 이하의 전력을 소모한다. PLL은 8㎲보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1㎒ 오프셋에서 -110㏈c/㎐보다 작다. This paper describes a 2∼6㎓ CMOS frequency synthesizer that employs only one LC-tank voltage controlled oscillator (VCO). For wide-band operation, optimized LO signal generator is used. The LC-tank VCO oscillating in 6∼8㎓ provides the required LO frequency by dividing and mixing the VCO output clocks appropriately. The frequency synthesizer is based on a fractional-N phase locked loop (PLL) employing third-order 1-1-1 MASH type sigma-delta modulator. Implemented in a 0.18㎛ CMOS technology, the frequency synthesizer occupies the area of 0.92㎟with off-chip loop filter and consumes 36㎽ from a 1.8V supply. The PLL is completed in less than 8㎲. The phase noise is -110㏈C/㎐ at 1㎒ offset from the carrier.
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이상훈(Sang-Hun Lee),이원영(Won-Young Lee) 한국전자통신학회 2021 한국전자통신학회 논문지 Vol.16 No.3
본 논문에서는 시간영역 비교기를 응용한 ZQ 보정회로를 제안한다. 제안하는 비교기는 VCO기반으로 설계되었으며 전력소모를 감소시키기 위해 추가적인 클록 발생기를 사용하였다. 제안한 비교기를 사용하여 참조전압과 PAD 전압을 낮은 1 LSB 전압 단위로 비교하여 추가적인 오프셋 보정과정을 생략할 수 있었다. 제안하는 시간영역 비교기 기반의 ZQ 보정회로는 1.05 V 및 0.5 V 공급전압의 65 nm CMOS공정으로 설계되었다. 제안한 클록 발생기를 통해 단일 시간영역 비교기 대비 37 %의 전력소모가 감소하였으며 제안하는 ZQ 보정회로를 통해 최대 67.4 %의 mask margin을 증가시켰다. In this paper, a ZQ calibration using a time domain comparator is proposed. The proposed comparator is designed based on VCO, and an additional clock generator is used to reduce power consumption. By using the proposed comparator, the reference voltage and the PAD voltage were compared with a low 1 LSB voltage, so that the additional offset cancelation process could be omitted. The proposed time domain comparator-based ZQ calibration circuit was designed with a 65nm CMOS process with 1.05V and 0.5V supply voltages. The proposed clock generator reduces power consumption by 37% compared to a single time domain comparator, and the proposed ZQ calibration increases the mask margin by up to 67.4%.
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