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Sub-65㎚ CMOS 공정에서 SOC(System On a Chip) 설계를 위한 통계적 SPICE Model 구현방법연구
안영창(Young-Chang Ahn),이인학(In-Hack Lee),김영광(Young-Kwang Kim),김한구(Han-Gu Kim),공배선(Bai-Sun Kong) 대한전자공학회 2006 대한전자공학회 학술대회 Vol.2006 No.11
Two spice models are proposed to design a competitive SOC chip using sub-65㎚ CMOS technology. We proposed the nitride stress effect model to solve accuracy problems in the conventional model that happen by single stress liner step in process. We also analyzed new statistical process variances affect the circuit performance and yield using the Monte Carlo model and proposed the new worst case comer model to characterize standard cell libraries and analog circuits. The method to characterize the timing OCV(On Chip Variance) is presented to remove the timing violation.
손윤식(Yoon-Sik Son),이인학(In-Hack Lee),박준(Joon Park),류근장(Keun-Jang Ryoo),신재흥(Jae-Heung Shin),허용민(Yong-Min Hur),김윤홍(Yoon-Hong Kim),한석붕(Seok-Bung Han),임인칠(In-Chil Lim) 한국정보과학회 1993 한국정보과학회 학술발표논문집 Vol.20 No.2
본 논문에서는 조합논리회로의 경로지연고장을 위한 효율적인 고장시뮬레이션 알고리즘을 제안한다. 제안하는 고장시뮬레이션 알고리즘은 동시성 고장시뮬레이션 방식을 사용하며 시뮬레이션수행시 각 경로들에대한 정보들을 효율적으로 저장하기위한 경로트리를 구성하여 메모리의 낭비를 줄인다. 활성화되는 경로의 로버스트 테스트용이도를 정의하고, 단계적 역추적(stepwise backtracing) 알고리즘을 제안하여 역추적 과정중의 불필요한 계산과정을 줄이고 팬아웃이 많은 회로의 경우에 중복되는 계산과정을 줄임으로서 시뮬레이션 속도를 향상시킨다.