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조종현,조중휘 대한전자공학회 2007 電子工學會論文誌-SD (Semiconductor and devices) Vol.44 No.4
본 논문에서는 트랜잭터를 정형화하고 DUT(Design Under Test)의 다양한 입출력에 따라 자동으로 트랜잭터를 생성해주는 생성기를 구현하였다. 호스트 컴퓨터와 FPGA(Field Programmable Gate Array) 사이의 PCI(Peripheral Component Interconnect) 인터페이스 신호들로 구성된 트랜잭터 프로토콜에 의존하는 블록과 DUT에 의존하는 블록으로 신호들을 재정리함으로써 트랜잭터를 정형화하고 설계하였다. 구현된 트랜잭터의 자동 생성기는 DUT의 입출력에 관한 정보를 GUI(Graphical User Interface)를 통하여 입력받아 정형화된 하드웨어 블록들을 근간으로 입력정보를 추가하여 각각의 블록들을 만들어 하나의 Verilog 코드로 생성하는 동작을 한다. 자동 생성기의 정상동작을 확인하기 위하여 이미 검증된 하드웨어 블록을 이용하여 생성된 트랜잭터의 정상동작을 입증하였고, 사용자가 직접 설계한 트랜잭터와 비교함으로써 생성된 트랜잭터의 효율성을 입증하였으며 DUT의 다양한 입출력 정보들에 대하여 융통성 있게 동작하는 자동 생성기를 검증하였다. 트랜잭터 자동 생성기를 이용하는 경우 트랜잭터 설계시간을 단축 할 수 있고, 사용자가 트랜잭터 프로토콜를 이해하고 트랜잭터를 설계하는 부담을 줄여 시뮬레이션 속도가 빠른 트랜잭션 레벨 검증모드를 쉽게 사용 할 수 있도록 하였다. In this paper the proposed transactor is customized and a generator which roles of automatically generating the transactor according to DUT(Design Under Test)'s input and output is implemented. The customized transactor is designed by rearranging the signals of depending on DUT and transactor protocol which consists of signals of the PCI interface between host computer and FPGA(Field Programmable Gate Array). The implemented automatic generator of transactor generates a Verilog code of transactor by adding DUT's information about input and output ports. Performance and normal working of the generated transactor has been verified by experiments with some verified hardware IPs. Also, an efficiency of the transactor has been verified by comparing with user's manually designed transactor and generated transactor. Moreover, the generator's flexibility has been verified for DUT's information of variable input and output. In case of using the implemented generator, a design time of transactor is reduced.
파이프라인 RISC 프로세서에서 분기지연을 감소시키는 하드웨어 구조
조종현,조영일 대한전자공학회 1995 전자공학회논문지-B Vol.b32 No.5
Conditional branch instructions are a major obstacle to the increasing of RISC processor performance, because they can break the smooth flow of instructions; the issuing of instructions after a branch instruction must often wait until the condition is resolved. This paper proposes a hardware scheme which has a duplicated fetching logic to reduce the penalty imposed by conditional branch instructions. The proposed shceme has a buffer to maintain states of processor, which supports the precise interrupt. We make use of two code segments to test the performance and their results were compared with those of the delayed branch. We got the result that the proposed scheme reduces the branch penalty extremely.