가변 문턱조건을 이용한 odd/even median filter 알고리즘

조상복(Sang Bock Cho),이일권(Il Kwon Lee) 대한전자공학회 1999 대한전자공학회 학술대회 Vol.1999 No.11

메모리의 PSF 테스트를 위한 BIST 구현

김성무(Sung mu KIM),이중호(Joong ho Lee),조진규(Jin gyu Jo),전춘우(Chun woo Jeon),조상복(Sang bock Cho) 대한전자공학회 1993 대한전자공학회 학술대회 Vol.1993 No.7

새로운 연산 공유 승산기를 이용한 1차원 DCT 프로세서의 설계

이태욱,조상복,Lee, Tae-Wook,Cho, Sang-Bock 한국정보처리학회 2003 정보처리학회논문지 A Vol.10 No.4

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다. The OCT algorithm needs efficient hardware architecture to compute inner product. The conventional methods have large hardware complexity. Because of this reason. a computation sharing multiplier was proposed for implementing inner product. However, the existing multiplier has inefficient hardware architecture in precomputer and select units. Therefore it degrades the performance of the multiplier. In this paper, we proposed a new efficient computation sharing multiplier and applied it to implementation of 1-D DCT processor. The comparison results show that the new multiplier is more efficient than an old one when hardware architectures and logic synthesis results were compared. The designed 1-D DCT processor by using the proposed multiplier is more high performance than typical design methods.

메모리의 row/column seight PSF를 효과적으로 검출하는 알고리듬 및 회로 구현

김성무(Sung mu Kim),이중호(Joong ho Lee),조진규(Jin gyu Jo),전춘우(Chun woo Jeon),조상복(Sang bock Cho) 대한전자공학회 1993 대한전자공학회 학술대회 Vol.1993 No.11

H.264/AVC를 위해 Inter mode에 적용된 향상된 고속 모드 결정 알고리즘

양상봉(Sang-Bong Yang),조상복(Sang-Bock Cho) 대한전기학회 2007 정보 및 제어 심포지엄 논문집 Vol.2007 No.4

광통신용 다채널 CMOS 차동 전치증폭기 어레이

허태관,조상복,박성민,Heo Tae-Kwan,Cho Sang-Bock,Park Min Park 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.8

최근 낮은 기가비트급 광통신 집적회로의 구현에 sub-micron CMOS 공정이 적용되고 있다. 본 논문에서는 표준 0.35mm CMOS 공정을 이용하여 4채널 3.125Gb/s 차동 전치증폭기 어레이를 구현하였다. 설계한 각 채널의 전치증폭기는 차동구조로 regulated cascode (RGC) 설계 기법을 이용하였고, 액티브 인덕터를 이용한 인덕티브 피킹 기술을 이용하여 대역폭 확장을 하였다 Post-layout 시뮬레이션 결과, 각 채널 당 59.3dBW의 트랜스임피던스 이득, 0.5pF 기생 포토다이오드 캐패시턴스에 대해 2.450Hz의 -3dB 대역폭, 그리고 18.4pA/sqrt(Hz)의 평균 노이즈 전류 스펙트럼 밀도를 보였다. 전치증폭기 어레이의 공급전원은 단일전압 3.3V 이고, 전력소모는 92mw이다. 이는 4채널 RGC 전치증폭기 어레이가 저전력, 초고속 광인터컨넥트 분야에 적합함을 보여준다. Recently, sub-micron CMOS technologies have taken the place of III-V materials in a number of areas in integrated circuit designs, in particular even for the applications of gjgabit optical communication applications due to its low cost, high integration level, low power dissipation, and short turn-around time characteristics. In this paper, a four-channel transimpedance amplifier (TIA) array is realized in a standard 0.35mm CMOS technology Each channel includes an optical PIN photodiode and a TIA incorporating the fully differential regulated cascode (RGC) input configuration to achieve effectively enhanced transconductance(gm) and also exploiting the inductive peaking technique to extend the bandwidth. Post-layout simulations show that each TIA demonstrates the mid-band transimpedance gain of 59.3dBW, the -3dB bandwidth of 2.45GHz for 0.5pF photodiode capacitance, and the average noise current spectral density of 18.4pA/sqrt(Hz). The TIA array dissipates 92mw p in total from a single 3.3V supply The four-channel RGC TIA array is suitable for low-power, high-speed optical interconnect applications.

A New Test Algorithm for Bit-Line Sensitive Faults in High-Density Memories

강동철,조상복,Kang, Dong-Chual,Cho, Sang-Bock Institute of Korean Electrical and Electronics Eng 2001 전기전자학회논문지 Vol.5 No.1

메모리의 집적도가 올라갈수록 원치 않는 셀간의 간섭과 동시에 bit-line간의 상호 노이즈도 증가하게 된다. 그리고 높은 고장 검출율을 요구하는 고집적 메모리의 테스트는 많은 테스트 백터를 요구하게 되거나 비교적 큰 추가 테스트 회로를 요구하게 된다. 지금까지 기존의 테스트 알고리즘은 이웃 bit-line의 간섭이 아니라 이웃 셀에 중점을 두었다. 본 논문에서는 NPSFs(Neighborhood Pattern Sensitive Faults)를 기본으로 한 NBLSFs(Neighborhood Bit-Line Sensitive Faults)를 위한 새로운 테스터 알고리즘을 제안한다. 그리고 제안된 알고리즘은 부가 회로를 요구하지 않는다. 메모리 테스트를 위해 기존의 5개의 셀 레이아웃이나 9개의 셀 레이아웃을 사용하지 않고 NBLSF 검출에 최소한 크기인 3개의 셀 레이아웃을 이용하였다. 더구나 이웃 bit-line에 의한 최대의 상호잡음을 고려하기 위해 테스트 동작에 refresh 동작을 추가하였다(예 $write{\rightarrow}\;refresh{\rightarrow}\;read$). 또한 고착고장, 천이고장, 결합고장, 기존의 pattern sensitive 고장, 그리고 이웃 bit-line sensitive 고장 등도 검출될 수 있음을 보여준다. As the density of memories increases, unwanted interference between cells and coupling noise between bit-lines are increased. And testing high-density memories for a high degree of fault coverage can require either a relatively large number of test vectors or a significant amount of additional test circuitry. So far, conventional test algorithms have focused on faults between neighborhood cells, not neighborhood bit-lines. In this paper, a new test algorithm for neighborhood bit-line sensitive faults (NBLSFs) based on the NPSFs(Neighborhood Pattern Sensitive Faults) is proposed. And the proposed algorithm does not require any additional circuit. Instead of the conventional five-cell or nine-cell physical neighborhood layouts to test memory cells, a three-cell layout which is minimum size for NBLSFs detection is used. Furthermore, to consider faults by maximum coupling noise by neighborhood bit-lines, we added refresh operation after write operation in the test procedure(i.e.,$write{\rightarrow}\;refresh{\rightarrow}\;read$). Also, we show that the proposed algorithm can detect stuck-at faults, transition faults, coupling faults, conventional pattern sensitive faults, and neighborhood bit-line sensitive faults.

네트워크 기반 자동차용 충/방전 시스템 시뮬레이터 모델 개발

이상석(Sang-Seok Lee),양승호(Seung-Ho Yang),조상복(Sang-Bock Cho) 전력전자학회 2005 전력전자학술대회 논문집 Vol.- No.-

We propose a charge/discharge model for network based vehicle. These model include motor, alternator, lamp, brake, window brush, air conditioner, etc.. Also, we simulate these models in Matlab. The simulation results show that error range is less than 3%. So, we can adopt these model to charge/discharge simulator for network based vehicle. If this error range can be shrunk within 2%, we can use this simulator for comertial use.

비화 특성을 가진 RCNC(Random Connection Node Convolutional) 부호 기법의 설계

공형윤,조상복,이창희,Kong, Hyung-Yun,Cho, Sang-Bock,Lee, Chang-Hee 한국정보처리학회 2000 정보처리논문지 Vol.7 No.12

본 논문에서는 비화특성을 가진 새로운 FEC(Forward Error Correction) 부호기법으로 RCNC (Random Connection Node Convolutional) 부호화방식을 소개한다. 최근의 무선통신시스템은 다양한 멀티미디어 데이터 서비스를 하고 있다. 이러한 시스템은 전송 중 발생한 오류에 대한 정정 능력과 더불어 인증 사용자의 접근에 대한 비화 특성이 중요시된다. 이러한 문제를 해결하기 위한 방안으로 RCNC 부호화 방식은 전송 중 발생한 에러에 대한 오류 정정 기능을 가지면서, 전송데이터에 대한 비화성질을 부가하여 허용된 사용자 이외에는 접근이 불가능하도록 하는 암호화 특성을 가진다는 점이다. 본 논문에서는 RCNC 부호화 기법의 동작과 특성을 설명하고 있으며, 또한 컴퓨터 시뮬레이션을 이용하여 에러 정정 능력과 사용자 접근 허용정도를 검증하였다. In this paper, we propose the new FEC(Forward Error Correction) code method, so called RCNC(Random Connection Node Convolutional) code with security property. Recently, many wireless communication systems, which can prouide integrated semices of various media types and hil rales, are required to haue the ability of secreting information and error correclion. This code system is a kind qf conuolulional code, but it Ius various code formats as each node is connected differently. And systems hy using RCNC codes haue all. ability of error correction as well as information protection. We describe the principle of operating RCNC codes, including operation examples. In this paper, we also show the peiformance of BER(Bit Error Rate) and verify authority of network system with computer simulation.

Domino CMOS NOR-NOR Array Logic의 Testable Design에 관한 연구

이중호,조상복,정천석,Lee, Joong-Ho,Cho, Sang-Bock,Jung, Cheon-Seok 대한전자공학회 1989 전자공학회논문지 Vol. No.

본 논문에서는 CMOS 및 domino CMOS 의 특징과 PLA등 array logic의 특징을 동시에 살리면서 동작특성이 좋고 집적도가 높으며 테스트 생성이 쉬운 domino CMOS NOR-NOR array logic의 설계방식을 제안하였다. 이 방식은 pull-down 특성을 개선하여 기생 커패시턴트의 문제점을 해결하며 간단한 부가회로를 사용하여 회로내의 모든 고정들을 검출할 수 있도록 한 testable design 방식이다. PLA의 적항군의 개념 및 특성 행렬을 이용한 테스트 생성 알고리듬과 절차를 제안하였고 이를 PASCAL 언어로 실현하였다. 또한 SPICE 및 P-SPICE를 이용하여 본 설계방식에 대한 검증을 행하였다. This paper proposes Domino CMOS NOR-NOR Array Logic design method which has the same as characteristic of CMOS and Domino CMOS in Array Logic like PLA, good operation feature, high desity, easy test generation. This testable design method can detect all of faults in the circuit using simple additional circuit and solve the parasitic capacitance problem by improving the pull-down characteristics. A Test generation algorithm and test procedure using concept of PLA product term and personality matrix are proposed, and it was implemented in PASCAL language. This design method is verified by SPICE and P-SPICE simulation.