LMDS 역방향 채널의 블록 버스트 복조에 대한 심벌타이밍과 반송파 동기의 성능 분석

조병록,임형래,박솔,Cho, Byung-Lok,Lim, Hyung-Rea,park, Sol 한국전자파학회 1999 한국전자파학회논문지 Vol.10 No.1

본 논문에서는 LMDS(Local Multipoint Distributed Services) 시스템의 역방향 채널에서 TDMA(Time D Division Multiple Access) 방식으로 ATM(Asynchronous Transfer Mode) 셀을 효율적으로 전송하기 위해 전치부호를 줄일 수 있는 블록복조 알고리즘을 적용한 $\pi$/4 QPSK 변복조 방식 시스댐을 제안하고. 블록복 조의 동기성능을 향상시키기 위해 새로운 반송파 동기회로를 설계하였다. 제안한 블록동기복조 알고리즘을 적용한 $\pi$/4 QPSK 변복조 방식 시스템은 LMDS 환경에서 ATM 셀 단위의 버스트 데이터로 반송파 위상동 기. 심별 타이밍 동기, 슬롯 타이밍 동기 등을 수행할 때 전치부호를 아주 적게 사용하므로 효율적인 프레임 전송을 얻어질 수 있도록 하고 있다. 본 논문에서 제안한 블록동기복조 알고리즘을 적용한 $\pi$/4 QPSK 변복 조 방식 시스템을 모의설험을 통하여 분석한 결과. 페이딩 환경에서 심벌 타이멍 옹기, 주파수 오프셋, 반송 파 위상동기할 때 전치부호를 아주 적게까지 줄이더라도 좋은 성능을 발휘함을 확인할 수 있었다. In this paper, we propose $\pi$/4 QPSK scheme with block modulation algorithm, which can reduce preamble in order to transmit ATM cell efficiently in the uplink channel of LMDS, and also designed a new carrier recovery circuit which can improve carrier synchronization performance of block demodulation algorithm. The $\pi$/4 QPSK scheme employing the proposed block modulation algorithm achieved efficient frame transmission by making use of a few preamble when carrier synchronization, symbol timing synchronization and slot timing synchronization were performed by burst data of ATM cell in LMDS environment. For performance evaluation of the proposed method, a simulation analyzing the variation of carrier synchronization, symbol timing synchronization and slot timing synchronization using LMDS environment and burst mode condition was executed. In the simulation, the proposed method showed a good performance even though the reduced preamble as a few aspossible when carrier synchronization, symbol timing synchronization and slot timing synchronization is performed.

DMT시스템에서 ADSL 칩 설계를 위한 동기화 파라미터에 관한 연구

조병록,박솔,김영민,Cho, Byung-Lok,Park, Sol,Kim, Young-Min 한국정보통신학회 1999 한국정보통신학회논문지 Vol.3 No.3

본 논문에서는 ADSL용 칩 설계를 위한 동기화 파라미터 값을 도출하기 위하여 컴퓨터 모의수행으로 STR과 프레임동기의 성능을 분석한다. ADSL에 적합한 PLL루프를 분석하고 설계를 하며, 이러한 결과를 통하여 ADSL칩 설계를 위한 STR의 최적 파라미터 값을 얻는다. 또한 여러 가지 알고리즘으로 프레임동기를 수행할 때, 컴퓨터 모의수행으로 FER(Frame Error Rate)의 성능을 분석했고, 프레임 offset의 효과를 분석했다. In this paper, to draw out the parameter of synchronization for ADSL(Asymmetric Digital Subscriber Line) chip design, we analyze the performance of STR(Symbol Timing Recovery) and frame synchronization with computer simulation. We analyze and design PLL(Phase Lock Loop) loop for ADSL. As a result, we obtained the optimum parameter of STR to design ADSL chip. Also, when performed frame synchronization with several algorithm, we analyzed the performance of FER(Frame Error Rate) and the effect of frame offset with computer simulation.

순천대학교 전기전자공학부 특성화 사업 지역산업을 연계한 창조형 에너지·자동화 설비 인재양성사업단

조병록 한국공학교육학회 2016 Ingenium(人材니움) Vol.23 No.3

새로운 SW-DMF를 이용한 DS-SS/CDMA 시스템 수신기의 PN 코드동기 포착 시스템의 설계

조병록,이강현,하석기,Cho, Byung-Lok,Rhee, Kang-Hyeon,Ha, Suk-Ki 대한전자공학회 2001 電子工學會論文誌-CI (Computer and Information) Vol.38 No.4

본 논문에서는 주기가 긴 PN(Pseudo Noise) 확산부호의 DS-SS/CDMA(Direct Sequence Spread Spectrum Code Division Multiple Access) 시스템에서, 새로운 구조인 스위칭 방법 DMF(Digital Matched Filter)를 이용한 고속 PN 코드 동기포착시스템의 평균 포착시간과 하드웨어 설계를 제안한다. 실제로 DMF를 이용하는 PN 코드 동기포착시스템은 매우 복잡하고 비용이 높으며 많은 전력이 소모된다. 제안한 스위칭 방법을 이용한 PN 코드 동기포착시스템은 이러한 단점블을 극복할 수 있다. 띠라서, 하드웨어의 구조를 단순화시키고, 정합필터나 직렬 상관기를 사용하는 기존의 접근방식에 비하여 면적을 약 1/5로 적게 하면서 저전력을 얻을 수 있었다. 또한, 제안한 시스템 구조는 필터링 이후에 오는 제곱화로 생략될 수 있어 단순화되고 제어가 용이하다. In this paper, we propose an average acquisition time and hardware design of high speed PN code synchronous acquisition system using DMF(Digital Matched Filter) with new switching method in DS-SS/CDMA(Direct Sequence Spread Spectrum Code Division Multiple Access). In reality, the PN code synchronous acquisition system using DMF has very complicated hardware, high cost and high power consumption. The PN code synchronous acquisition system using proposed switching method DMF can overcome those disadvantages. Therefore, we can make hardware simple and obtain low power and high density by reducing the area by 1/5 against the conventional approaches of using either the matched filters or the serial correlators. The proposed system architecture is also simple and easily controllable since there is no square-term circuit after execution of digital filtering.

이동통신환경에서 축적복조방식을 이용한 ∏/4 QPSK 성능분석 ( Performance analysis of ∏/4 QPSK for store and demodulation in mobile communications environment )

조병록,조성배,최형진 대한전자공학회 1996 대한전자공학회 학술대회 Vol.1996 No.1

스핑크스

조병록 안암어문학회 1961 어문논집 Vol.5 No.1

분산무선패킷망에서 CSMA의 성능분석

조병록,최형진,박병철 한국통신학회 1993 한국통신학회 학술대회논문집 Vol.- No.-

분산 무선망에서 CSMA를 사용한 무선 통신 시스템의 모델링 및 성능 분석

조병록,최형진,박병철 한국통신학회 1993 韓國通信學會論文誌 Vol.18 No.10

본 논문에서는 분산 무선망에서 CSMA프로토콜을 사용한 무선통신 시스템을 모델링하고, 컴퓨터로 시뮬레이션을 수행하여 패킷의 도착율(arrival rate) 함수에 의한 평균 END-to-END 지연특성을 살펴보았고, 또 모델링 을 수학적으로도 해석하였다. 이 무선 통신시스템은 단방향 통신방식으로 비동기식 1-persistent CSMA프로토콜을 사용하였으며, 또 모든 무선 통신시스템들이 근거러 영역에 적절하게 위치하고 있다고 가정하였고, 트래픽이 공용채널에 포아송 분포를 이루고 있다고 가정하였다. 이 모델의 해석에서는 무선 통신시스템이 breakdown 특성을 갖는 M/D/1 모델을 기본으로 하였다. 결과적으로 본 논문의 모델에 기초한 무선망은 패킷도착율이 2(packet/sec) 미만인 경우 평균지연시간이 패킷전송시간의 2배정도로 잘 동작됨을 확인할 수 있다. In this paper, we propose the modeling of a wireless communication system using CSMA protocol, present analytical evalution and simulation as a function of arrival rate and mean END-to-END delay in the distributed packet radio network. Asynchronous 1-persistent CSMA protocol is used in wireless communication system with half duplex. We assume that all terminals are to be in the close range of each other, suitably located in the local area. The traffic presented to a common channel is assumed to be poisson distribution. Analytical model is based on a M/D/1 with breakdown. In conclusion for wireless network model proposed in this paper is suitable for packet arrival rate of 2 packet/sec with mean packet delay time less than 2 times the packet transmission time.

ISDN 패킷 단말기용 PC 접속기 구현에 관한 연구

조병록,박병철 한국통신학회 1991 韓國通信學會論文誌 Vol.16 No.12

I본 논문에서는 ISDN(Integrated Services Digital Network)환경에서 PC(Personal Computer)를 상호 연결하여 컴퓨터 간에 정보를 교환하여 패킷 통신망을 구현하기 위하여 ISDN 패킷 단말기용 PC 접속기를 설계하고 구현하였다. ISDN 패킷 단말기용 PC 접속기는 ISDN 계층 1기능과 ISDN 계층 2기능을 수행하는 S 인터페이스 처리부와 X.25에 서비스를 제공하며, X.25는 패킷 모드에서 수행하는 터미널을 위해 DTE(Data Terminal Equipment)와 DCE(Data Circuit Terminating Equipment)간의 접속을 규정하고 있다. S 인터페이스 처리부는 AMD사의 Am79C30칩을 사용하였으며, ISDN 패킷 처리부는 D 채널에 AMD 사의 AmZ8038의 FIFO(First Out)칩을 사용하였으며, D채널의 전반적인 신호절차 제어를 위해 인텔사의 8086 마이크로세서를 사용하였다. S 인터페이스 처리부는 ISDN 계층 1,2로 구성되어 있으며, 계층 간 통신을 위해 메일박스(mail box)를 사용하였다. ISDN 패킷 처리부는 X.25 레벨에서 모듈별로 구성되어 있으며, S 인터페이스 처리부와 ISDN 패킷 처리부 간 통신을 위하여 인터페이스 제어기를 사용하였다. In this paper, The PC interface for packet terminal of ISDN is designed and implemented in order to build packet communication networks which share computer resources and exchange informations between computer in the ISDN environment. The PC interface for packet terminal of ISDN constitutes S interface handler part which controls functions of ISDN layer1 and layer 2, constitutes packet handler part which controls services of X.25 protocol in the packet level.Where, The function of ISDN layer1 provides rules of electrical and mechanical characteristics, services for ISDN layer 2. The function of ISDN layer 2 provides function of LAPD procedure, services for X.25 The X.25 specifies interface between DCE and DTE for terminals operrating in the packet mode. The S interface handler part is orfanized by Am 79C30 ICs manufactured by Advanecd Micro Devices. ISDN packet handler part is organiged by AmZ8038 for FIFO for the purpose of D channel. The common signal procedure for D channel is controlled by Intel's 8086 microprocessor. The S interface handler part is based on ISDN layer1,2 is controlled by mail box in order to communicate between layers. The ISDN packet handler part is based on module in the X.25 lebel. The communication between S interface handler part and ISDN packet handler part is organized by interface controller.

FCC 신호 스펙트럼에 적합한 M-ary PPM UWB 시스템의 성능분석

조병록,김태영,BrentParr 한국통신학회 2003 韓國通信學會論文誌 Vol.28 No.8A