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FPGA에서 에너지 효율이 높은 데이터 경로 구성을 위한 계층적 설계 방법
장주욱,이미숙,최선일,Jang Ju-Wook,Lee Mi-Sook,Mohanty Sumit,Choi Seonil,Prasanna Viktor K. 한국정보처리학회 2005 정보처리학회논문지 A Vol.12 No.5
본 논문은 ffGA상에서 에너지 효율이 높은 데이터 경로 설계 방법론을 제안한다. 에너지, 처리시간, 그리고 면적간의 트레이드오프를 이해하기 위하여, 도메인 특성 모델링, coarse-grained 성능평가, 설계공간 조사, 그리고 로우-레벨 시뮬레이션 과정들을 통합한다. 도메인 특성 모델링 기술은 도메인의 특성에 따른 시스템 전체의 에너지 모에 영향을 미치는 여러 가지 구성요소와 파라미터들을 식별함으로써 하이-레벨 모델을 명시한다. 도메인이란 주어진 어플리케이션 커널의 알고리즘에 대응하는 아키텍쳐 패밀리이다. 하이-레벨 모델 또한 에너지, 처리시간 그리고 면적을 예측하는 함수들로 구성되어 트레이드오프 분석을 용이하게 한다. 설계 공간 조사(DSE)는 도메인에 명시된 설계 공간을 분석하여 설계 셋을 선택하도록 한다. 로우-레벨 시뮬레이션은 설계 공간 조사(DSE)에 의해 선택된 설계와 최종 선택된 설계의 정확한 성능평가를 위하여 사용된다. 본 논문에서 제안한 설계 방법은 매트릭스 곱셈에 대응하는 알고리즘과 아키텍쳐 패밀리를 사용한다. 제안된 방법에 의해 검증된 설계는 에너지, 처리시간과 면적간의 트레이드오프를 보인다. 제안된 설계 방법의 효율성을 보이기 위하여 Xilinx에서 제공되는 매트릭스 곱셈 커널과 비교하였다. 성능 비교 메트릭으로 평균 전력 밀도(E/AT)와 에너지 대 (면적 x 처리시간)비를 사용하였다. 다양한 문제의 크기에 대하여 Xilinx설계들과 비교하였을 때 제안한 설계 방법이 전력밀도(E/AT)에서 평균 $25\%$우수하였다. 또한 본 논문에 제안한 설계의 방법을 MILAN 프레임워크를 이용하여 구현하였다. We present a methodology to design energy-efficient data paths using FPGAs. Our methodology integrates domain specific modeling, coarse-grained performance evaluation, design space exploration, and low-level simulation to understand the tradeoffs between energy, latency, and area. The domain specific modeling technique defines a high-level model by identifying various components and parameters specific to a domain that affect the system-wide energy dissipation. A domain is a family of architectures and corresponding algorithms for a given application kernel. The high-level model also consists of functions for estimating energy, latency, and area that facilitate tradeoff analysis. Design space exploration(DSE) analyzes the design space defined by the domain and selects a set of designs. Low-level simulations are used for accurate performance estimation for the designs selected by the DSE and also for final design selection We illustrate our methodology using a family of architectures and algorithms for matrix multiplication. The designs identified by our methodology demonstrate tradeoffs among energy, latency, and area. We compare our designs with a vendor specified matrix multiplication kernel to demonstrate the effectiveness of our methodology. To illustrate the effectiveness of our methodology, we used average power density(E/AT), energy/(area x latency), as themetric for comparison. For various problem sizes, designs obtained using our methodology are on average $25\%$ superior with respect to the E/AT performance metric, compared with the state-of-the-art designs by Xilinx. We also discuss the implementation of our methodology using the MILAN framework.
FPGA에서 FFT(Fast Fourier Transform)를 구현하기 위한 에너지 효율적이고 변수화 된 설계
장주욱 ( Ju Wook Jang ),한우진 ( Woo Jin Han ),최선일 ( Seon Il Choi ),( Gokul Govindu ),( Viktor K. Prasanna ) 한국정보처리학회 2006 정보처리학회논문지 A Vol.13 No.2
In this paper, we develop energy efficient designs for the Fast Fourier Transform (FFT) on FPGAs. Architectures for FFT on FPGAs are designed by investigating and applying techniques for minimizing the energy dissipation. Architectural parmeters such as degrees of vertical and horizontal parallelism are identified and a design choices. We determine design trade-offs using high-level performance estimation to obtain energy-efficient designs. We implemented a set storage types as parameters, on Xilinx Vertex-II FPGA to verify the estimates. Our designs dissipate 57% to 78% less energy than the optimized designs from the Xilinx library. In terms of a comprehensive metric such as EAT (Energy-Area-Time), out designs offer performance improvements of 3-13x over the Xilinx designs.
FPGA 상에서 에너지 효율적인 DCT(Discrete Cosine Transform) 모듈 설계 및 구현
장주욱 ( Ju Wook Jang ),임창현 ( Chang Hyeon Lim ),( Ronald Scrofano ),( Viktor K. Prasanna ) 한국정보처리학회 2005 정보처리학회논문지 A Vol.12 No.4
The 2-D discrete cosine transform (DCT) is an integral part of video and image processing; it is used in both the JPEG and MPEG enciding standards. As streaming video is brought to mobile devices, it becomes important that it is possible to calculate the DCT in an energy-efficient manner. In this paper, we present a new algorithm the DCT with a linear array PEs. This design is optimized for energy efficiency. We analyze the energy, area, and latency tradeoffs available with this design and then compare its energy dissipation, area, and latency to those of Xilinx's optimized IP core.
RMESH를 이용한 O(1) Time JSorting 알고리즘
장주욱(Ju-wook Jang),박기호(Keeho Park),표삼수(Samsoo Pyo) 한국정보과학회 1994 한국정보과학회 학술발표논문집 Vol.21 No.1
주어진 N개의 숫자를 크기에 따라 Sorting하는 문제에 대해 O(1) 시간 복잡도를 갖는 병렬 알고리즘을 제안한다. 사용된 병렬처리 모델은 N×N의 PE(Processing Element)로 구성된 이차원 RMESH로 Mesh Connected Computer에 재구성가능 버스들을 부가한 이형 MESH이다. 제안된 알고리즘의 VLSI 구현시 요구되는 AT²(A: 면적, T: 연산시간) 복잡도는 N²으로 Lower Bound를 만족한다.
PIM-DM 멀티캐스트에서 그룹 가입 지연시간에 대한 성능 모의 실험
김한수,장주욱,Kim, Han-Soo,Jang, Ju-Wook 한국정보처리학회 2003 정보처리학회논문지 C : 정보통신,정보보안 Vol.10 No.2
PIM-DM을 이용하여 멀티캐스트를 하였을 때 그룹에 가입하기 위해서 대기하는 시간이 특정한 시간 영역에서 크게 증가하는 문제점이 있음을 확인하였다. 이는 그룹에서 탈퇴하기 위한 리브 프룬 메시지와 플러딩에 대한 응답으로 발생하는 플러딩 프룬 메시지를 라우터가 구분하지 못하는 것에서 기인한다. 본 논문에서는 이러한 문제점의 원인을 분석하고, 이에 대한 해결방법을 제시하였다. 또한, 이를 이용하여 그룹 가입 지연 시간이 평균 37.4% 감소됨을 네트워크 시뮬레이션을 통해서 확인하였다. One of the remarkable problems in PIM-DM (Protocol Independent Multicast - Dense Mode) is the join latency time, increasing for specific periods. The reason of this problem is proved to the confusion of flooding prune message and leave prune message. We propose a new solution to this problem, reducing the average join latency by 37.4%, and prove the proposed solution by network simulation.
이더리움 및 하이퍼레저 블록체인 기반 신재생 에너지 거래 시스템 비교
김주원(Ju Won Kim),송재근(Jae Geun Song),이태림(Tae Lim Lee),장주욱(Ju Wook Jang) 한국통신학회 2021 한국통신학회 학술대회논문집 Vol.2021 No.11
본 논문은 신재생 에너지 거래에서 사용자 간 거래의 신뢰성과 투명성을 증가시키기 위해 블록체인 네트워크 상에서 거래를 하는 방식에 대한 소개한다. 또한 대표적으로 사용되는 블록체인 네트워크인 이더리움과 하이퍼레저 블록체인에서 각각의 사용하는 방법의 예시와 함께 장단점을 비교하여 상황에 따른 적합한 블록체인 네트워크를 선택하는 것에 기여한다.
이정남,장주욱,Lee, Jung-Nam,Jang, Ju-Wook 한국정보처리학회 2003 정보처리학회논문지 C : 정보통신,정보보안 Vol.10 No.4
본 논문은 방화벽에 독립적인 IPv6 터널링 기법의 연구에 관한 것이다. IPv4망의 인프라를 유지하면서 점진적으로 IPv6망을 확대해 나가고 있는 철재, IPv6망간의 연동을 위해서 터널링을 널리 사용하고 있으나 방화벽에 의해 IPv4로 캡슐화된 패킷이 방화벽을 통과하지 못하는 문제점이 확인되었다. 즉, 방화벽 내부의 사용자들은 IPv6망의 접속에 제한을 받게 되며 방화벽 없이 IPv6망을 구축해야 한다. 본 논문에서는 방화벽에 의해 캡슐화된 패킷이 차단되는 것을 해결하기 위한 방법으로 Double-encapsulation 방식과 HTTP 터널링 기법을 응용한 방식을 제안하였으며 실험결과 패킷 차단없이 IPv6망간의 연동이 이루어짐을 확인하였다. During the period of co-existence of IPv4 and IPv6, Ipv6 over IPv4 tunneling technique is intended as a start-up transition mechanism. However, most of IPv4 firewalls do not support the IPv6 over IPv4 tunneling packet filtering. Finally, it is impossible that a user inside IPv4 firewall connects with an IPv6 host across IPv4 network. Without any additional hardware or changing the policy of IPv4 firewall, we solve this problem using proposed Double-encapsulation and applied-HTTP tunneling technique that are end-to-end solutions. This enables cheaper IPv6 migration solutions.
PIM - DM multicast에서의 대기시간 감소에 관한 연구
김주필(Ju-Pil Kim),장주욱(Ju-Wook Jang) 한국정보과학회 2001 한국정보과학회 학술발표논문집 Vol.28 No.2Ⅲ
멀티캐스트는 프로토콜 중에서 가장 널리 쓰이는 것이 PIM-DM 프로토콜인데 이 프로토콜을 사용하여 멀티캐스트를 하였을 대 그룹에 가입하기 위해서 대기하는 시간이 일정시간마다 증가하게 된다는 문제점이 있었다. 본 논문에서는 이러한 문제점을 개선하기 위해서 일정시간마다 대기시간이 증가하는 원인을 분석하고 그 원인에 대한 해결방법을 제시하였다. 제안된 기법의 성능 향상을 네트워크 시뮬레이션을 통해서 확인하였다.