전류법 기반 센서의 정전압 분극 장치 회로

임신일 ( Shin Il Lim ) 한국센서학회 2009 센서학회지 Vol.18 No.1

생체 신호 처리용 칩 기술 동향

임신일(Lim Shin-Il) 한국정보보호학회 2007 情報保護學會誌 Vol.17 No.1

유비쿼터스 네트워크(u-network)를 통해 u-health의 개념이 실현됨에 있어 생체 신호를 최초로 측정, 처리하는 부분의 생체 신호 측정용 칩들에 대한 최근 기술 개발 동향을 기술하였다. 이러한 추세에 맞추어 여러 가지 핵심 기술들이 부상하고 있지만, 본 기고에서는 이러한 시스템의 최종 하위 계층, 즉 단말기 등의 부분에 적용되는 bio 관련 시스템 반도체 칩 (SoC: system-on-a-chip)에 대해 기술한다. 바이오 칩 중, 기존의 광을 사용하지 않고 값 싸게 구현 할 수 있는 CMOS 기반의 DNA 칩 개발 동향을 살펴보았으며, 신약 개발이나 치료에 사용할 수 있도록 신경 신호 전달을 검출할 수 있는 신경 신호 전달 측정 칩들의 기술 개발도 살펴보았다. 개인의 의료 생체정보를 모니터링 할 수 있도록 심전도, 근전도, 뇌파, 산소포화도, 체지방 등을 측정할 수 있는 의료용 칩들의 개발 현황도 살펴보았다.

자기 띠 저장 시스템을 위한 혼성 신호 칩

임신일,최종찬,Lim, Shin-Il,Choi, Jong-Chan 한국전기전자학회 1998 전기전자학회논문지 Vol.2 No.1

자기 띠 저장 시스템에서 데이터를 저장하고 복원할 수 있는 칩을 구현하였다. 구현된 칩은 아날로그 회로와 디지털 회로가 한 칩안에 같이 내장되어 있으며 F/2F 인코딩과 디코딩을 동시에 지원한다. 아날로그 부분은 초단 앰프, 첨두치 검출기, 비교기, 기준전압 생성회로 등으로 구현 되었으며 디지탈 회로 부분은 기준 윈도우 신호 발생부, F/2F 신호 길이를 측정하는 up/down 계수부, 비트 에러 검출부 및 기타 제어(control) 회로 등을 포함한다. 검출되는 신호특성을 파악하여 아날로그 회로부 설계를 최적화 함으로써 기존의 시스템에서 흔히 쓰이는 AGC(automatic gain control) 회로를 제거하였다. 또 일정한 비트의 길이를 초과한 파손 비트 또는 다분할로 파손된 비트 등을 감지한 경우 신속하게 기준 비트를 재 설정함으로서 데이터의 오인식을 없애주는 회로를 제안하였다. 제안된 회로는 $0.8{\mu}m$ CMOS N-well 일반 공정을 이용하여 구현 되었으며 3.3 V에서 부터 7.5 V의 공급 전압 범위에서 동작하도록 설계 되었다. 5 V의 전원 공급시 약 8 mW의 소모 전력을 보여 주고 있으며 칩 면적은 패드를 포함하여 $3.04mm^2(1.6mm{\times}1.9mm)$이다. An integrated circuit for magnetic stripe storage system is implemented. All the analog and digital circuits are integrated in one chip. The analog block contains preamplifier, peak detecter, comparator and reference generater. And digital block includes reference window signal generater, up/down counter for F/2F signal measurement, bit-error detection logic, and control logic. Both the encoding and decoding functions for F/2F signal processing are provided. An AGC(automatic gain control) circuit which was included in conventional circuits is eliminated due to optimized circuit design. Misreading prevention circuits are also proposed by fixing up new reference bit when broken bits are detected. The prototype chip is implemented using $0.8{\mu}m$ N-well CMOS technology and operates from 3.3 V to 7.5 V of supply voltage. It occupies a die area of $3.04mm^2(1.6mm{\times}1.9mm)$ and dissipates 8 mW with a 5 V supply voltage.

생체신호 측정을 위한 아날로그 전단 부 회로 설계

임신일(Shin-Il Lim) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

내장 필터를 갖는 15b 고해상도 혼합형 A/D 변환기

안경찬,임신일,An, Kyung-Chan,Lim, Shin-Il 한국센서학회 2017 센서학회지 Vol.26 No.5

In this paper, we propose a high resolution A/D converter for a sensor interface that processes low frequency AC signals. A 6b SAR ADC with low power consumption and a 11b incremental ADC with high resolution are combined together to perform 15b resolution. Conventional hybrid ADC has a disadvantage that it can convert t only DC signal, but in this paper, it is possible to convert data to AC signal by increasing input range of incremental ADC. The decimation filter is implemented on-chip. The designed Hybrid ADC operates at supply voltage of 1.8V and consumes the current of 6.98uA. The OSR (oversampling ratio) is 90. And SFDR, SNDR, ENOB and FoMs are 96.59dB, 88.47dB, 14.4-bit and 139.5dB, respectively.

태권도 품새 선수의 스포츠자신감, 셀프리더십과 운동만족 간의 구조적 관계

최정일(Jeong-il Choi),정명규(Myung-Kyu Jung),임신자(Shin-Ja Lim) 한국여성체육학회 2017 한국여성체육학회지 Vol.31 No.1

체성분 측정기용 대역통과 필터 설계

배성훈,조상익,임신일,문병삼,Bae, Sung-Hoon,Cho, Sang-Ik,Lim, Shin-Il,Moon, Byoung-Sam 대한전자공학회 2005 電子工學會論文誌-SC (System and control) Vol.42 No.5

본 논문에서는 체성분 측정기용 저 전력 다중 대역을 가지는 Gm-C 대역통과 필터의 IC화 설계방법에 대해 기술하였다. 제안된 대역통과 필터는 제어 신호에 의해 3개의 중심 주파수(20 KHz, 50 KHz, 100 KHz)에서 동작한다. 칩 면적을 최소화하기 위해 간단한 주파수 튜닝회로가 사용되었으며 전력 소모를 줄이기 위해 OTA(operational transconductance amplifier)가 sub-threshold region에서 동작한다. 제안된 대역통과 필터는 0.35 um 2-poly 3-metal 표준 CMOS 공정을 이용하여 구현하였다. 칩 면적은 $626.42um\;{\times}\;475.8um$이며 전력 소모는 주파수가 100 KHz일 때 700 nW이다. This paper describes some IC(integrated circuits) design and implementation techniques of low power multi-band Gm-C bandpass filter for body composition analyzer. Proposed BPF(bandpass filter) can be selected from three bands(20 KHz, 50 KHz, 100 KHz) by control signal. To minimize die area, a simple center frequency tuning scheme is used. And to reduce power consumption, operational transconductance amplifier operated in the sub-threshold region is adopted. The proposed BPF is implemented with 0.35 um 2-poly 3-metal standard CMOS technology Chip area is $626.42um\;{\times}\;475.8um$ and power consumption is 700 nW@100 KHz.

생체 신호 측정용 저 잡음 저 전력 용량성 계측 증폭기

박창범,정준모,임신일,Park, Chang-Bum,Jung, Jun-Mo,Lim, Shin-Il 한국센서학회 2017 센서학회지 Vol.26 No.5

We present a precision instrument amplifier (IA) designed for bio-potential acquisition. The proposed IA employs a capacitively coupled instrument amplifier (CCIA) structure to achieve a rail-to-rail input common-mode range and low gain error. A positive feedback loop is applied to boost the input impedance. Also, DC servo loop (DSL) with pseudo resistors is adopted to suppress electrode offset for bio-potential sensing. The proposed amplifier was designed in a $0.18{\mu}m$ CMOS technology with 1.8V supply voltage. Simulation results show the integrated noise of $1.276{\mu}Vrms$ in a frequency range from 0.01 Hz to 1 KHz, 65dB SNR, 118dB CMRR, and $58M{\Omega}$ input impedance respectively. The total current of IA is $38{\mu}A$. It occupies $740{\mu}m$ by $1300{\mu}m$ including the passive on-chip low pass filter.

태양광 분산형 최대전력점 추적 제어를 위한 고전압 게이트 드라이버 설계

김민기(Min-Ki Kim),임신일(Shin-Il Lim) 한국산업정보학회 2014 한국산업정보학회논문지 Vol.19 No.3

본 논문에서는 태양광시스템의 분산형 최대 전력점 추적(DMPPT)을 제어하는 게이트 드라이버 회로를 설계하였다. 그림자가 생긴 모듈에서도 최대 전력점을 추적할 수 있는 분산형 방식(DMPPT) 방식을 구현 하였으며, 각각의 모듈 내부에 DC-DC 변환기를 구동하기 위한 고전압 게이트 구동회로를 설계하였다. 태양광 시스템의 내부는 12비트 ADC, PLL, 게이트 드라이버가 내장 되어 있다. 게이트 드라이버의 하이 사이트 레벨 쉬프터에 숏-펄스 발생기를 추가하여 전력소모와 소자가 받는 스트레스를 줄였다. BCDMOS 0.35um 공정을 사용하여 구현하였으며 최대 2A 전류를 감달 할 수 있고, 태양 광 전압 최대 50V까지 받을 수 있도록 설계하였다. This paper describes the design of gate driver circuits in distributed maximum power point tracking(DMPPT) controller for photovoltaic system. For the effective DMPPT control in the existence of shadowed modules, high voltage gate driver is applied to drive the DC-DC converter in each module. Some analog blocks such as 12-b ADC, PLL, and gate driver are integrated in the SoC for DMPPT. To reduce the power consumption and to avoid the high voltage damage, a short pulse generator is added in the high side level shifter. The circuit was implemented with BCDMOS 0.35um technology and can support the maximum current of 2A and the maximum voltage of 50V.

고속 자동 테스트 장비용 비교기 구현

조인수(In-su Cho),임신일(Shin-Il Lim) 한국산업정보학회 2014 한국산업정보학회논문지 Vol.19 No.3

본 논문은 자동시험장비 (ATE) 시스템의 측정 회로에 사용하는 비교기 설계에 관한 것이다. 이 비교기 전체 블록은 연속 형의 고속 비교기, 자동차이증폭기, 그리고 출력 단으로 구성되어 있다. 연속 형의 고속 비교기는 높은 주파수(1~800MHz) 및 넓은 범위(0~5V)의 입력신호를 받아들이기 위해, 고속의 rail-to-rail 증폭기를 첫 단에 두었다. 또한 동작 속도를 높이기 위하여 고속의 전치증폭기와 래치를 순차적으로 구성하였다. 두 시험 소자(DUT) 간 출력신호 차이를 검출함에 있어, 공통 신호와 차동 신호 차이를 모두 감지하기 위하여 차동차이 증폭기(DDA)를 사용하였다. 이 비교기는 0.18μm BCDMOS 공정을 사용하여 칩으로 구현되었으며, 5mV의 신호 차이를, 800 MHz의 신호까지 비교가 가능하다. 구현된 칩 면적은 620μm x 830μm이다. This paper describes the implementation of high speed comparator for the ATE (automatic test equipment) system. The comparator block is composed of continuous comparator, differential difference amplifier(DDA) and output stage. For the wide input dynamic range of 0V to 5V, and for the high speed operation (1~800MHz), high speed rail-to-rail amplifier is used in the first stage. And hysteresis circuits, pre-amp and latch are followed for high speed operation. To measure the difference of output signals between the two devices under test (DUTs), a DDA is applied because it can detect the differences of both common signals and differential signals. This comparator chip was implemented with 0.18 um BCDMOS process and can compare the signal difference of 5mV up to the frequency range of 500 MHz. The chip area of the comparator is 620μm x 830μm.