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- 저자 : 임명섭(Myeong Seop Im) (검색결과 3 건)
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임명섭,Im, Myeong-Seop 한국통신학회 2007 정보와 통신 Vol.24 No.9
사무실과 가정의 컴퓨터, 대중화된 휴대폰 사용 그리고 인터넷으로 특징지어지는 정보통신 기술덕택에 현대인은 어느 정도 시간과 공간의 제약을 극복하고 있다. 그러나, 아직도 현대인은 예전에 비해 가까워진 지구촌을 여러 가지 이동체를 타고 이동을 하여야한다. 특히 현대인에게 있어서 자동차는 가정과 직장을 이어주고 업무 목적지와 휴식을 위한 휴양지를 찾아가기 위한 실질적인 이동 수단으로서 가정과 직장에 이은 또 하나의 정보통신기술이 필요한 중요한 영역이다. 따라서 미래형 자동차는 편의 주행, 쾌적 주행을 제공하고 그리고 안전 주행이 보장되는 지능형 자동차의 수요가 예견되고 있으며 이를 구현하기위해 첨단 정보통신, 전자, 제어기술이 요구되고 있다. [1][5][6] 이상과 같은 지능형 자동차 관련 응용 분야는 위 그림과 같이 자동차 여러 부위에 장착되는 첨단 전장품들에 의해서 구현이 된다. 그러나, 기존의 자동차와 달리 미래형 지능형 자동차에서는 많은 전장품들이 장착됨에따라 소요되는 전원의 용량이 증가하게되어 기존 12V에서 42V 시스템으로 바뀔 예정이다. 또한 각종 센서로부터 정보신호를 받아서 정보처리를 하고 Actuator를 제어하기 위해서 많은 전장품들간에 연결되는 신호선들의 배선이 복잡해짐에따라 생산부서에서의 공정비용이 증가하게된다. 또한 향후 석유 에너지의 고갈에 따른 전기 자동차로의 전환이 예상되는데 위에서 언급된 많은 전자장치들간 신호를 주고 받기위해 차량내 여러부위로 퍼져있는 배선들이 차지하는 무게가 상당하므로 차체의 무게를 가볍게 해야하는 차세대 전기 자동차의 성능 향상을 위해서 효율적인 In Vehicular Network 기술이 요구된다. 또한 향후 자동차에 장착된 많은 전자장치들의 고장 진단 및 내장된 SW를 효율적으로 갱신하기 위해서는 여러 전자장치들이 하나의 버스로 연결되는 In Vehicle network이 필수적이다.
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12Mbps, r=1/2, k=7 비터비 디코더의 이론적 성능분석 및 실시간 성능검증을 위한 FPGA구현
전광호,최창호,정해원,임명섭,Jeon, Gwang-Ho,Choe, Chang-Ho,Jeong, Hae-Won,Im, Myeong-Seop 대한전자공학회 2002 電子工學會論文誌-SC (System and control) Vol.39 No.1
IEEE 802.11a에 의해 규정되어진 데이터 전송속도 12Mbps, 부호화 율 1/2, 구속장이 7인 무선 LAN용 비터비 디코더의 이론적인 성능분석을 위해서 Cramer법칙을 이용하여 전달함수를 구하고 가산성 백색 가우시안 잡음 환경하에서 각 구속장 별 첫 번째 사건에서의 에러 확률과 비트 에러 확률을 구하였다. 설계과정에서는 4 비트 연성판정을 위해 입력 심볼을 16단계로 양자화 하였으며, 역 추적을 위한 방식으로 메모리를 사용하는 대신 레지스터 교환방식을 사용함으로써 다수결 결정이 가능한 구조를 제시하였다. 구현과정에서는 12Mbps 고속의 데이터를 처리하기 위해 파이프 라인을 적용한 병렬구조를 갖는 비터비 디코더와 가산성 백색 가우시안 잡음 설계를 FPGA 칩을 사용하여 구현하여 실시간 환경에서 성능검증을 하였다. For the theoretical performance analysis of Viterbi Decoder for wireless LAN with data rate 12Mbps, code rate 1/2 and constraint length 7 defined in IEEE 802.11a, the transfer function is derived using Cramer's rule and the first-event error probability and bit error probability is derived under the AWGN. In the design process, input symbol is quantized into 16 steps for 4 bit soft decision and register exchange method instead of memory method is proposed for trace back, which enables the majority at the final decision stage. In the implementation, the Viterbi decoder based on parallel architecture with pipelined scheme for processing 12Mbps high speed data rate and AWGN generator are implemented using FPGA chips. And then its performance is verified in real time.
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