고교 수학에서의 논리지도

성현경 한국수학교육학회 1969 수학교육 Vol.8 No.1

等號에 關하여

成炫慶 仁川敎育大學校 1968 論文集 Vol.3 No.-

항공기 패널용 EL 램프 드라이버의 개발 : Development of EL Lamp Driver for Aircraft Cockpit Panels

성현경 공주대학교 생산기술연구소 2001 生産技術論叢 Vol.10 No.-

In this paper, we develop the EL lamp driver generating frequency with optimal brightness for aircraft cockpit panels. This driver is developed Durel D340 and D361 EL lamp driver IC. This EL lamp driver operates output voltage AC 163 Vpp from input voltage DC 5 V and output frequency of this EL lamp driver is 400Hz. Also, this EL lamp driver is very small size which have length 20mm, width 20mm and height 7mm and is suitable for LCD backlight of cellular phones and small advertising panels.

A Study on Synthesis of High-Speed Logic Circuits using Ternary ULMs based on Reed-Muller Expansions

성현경 尙志大學校 生産技術硏究所 1997 生産技術論叢 Vol.- No.1

본 논문은 3치 Reed-Muller Expansion(REM)에 기초한 범용 논리 모듈(universal logic module ; ULM) ??의 고속 논리 합성 방법 중의 새로운 알고리듬을 제시하였다. 제시된 알고리듬은 n 변수 논리 함수의 논리 합성에서 ULM ??모듈의 수를 최소화하기 위해 제어 입력 변수의 최적 순서를 결정하며, 제어 입력 변수의 최적 순서를 찾는 시간이 단위 시간내에 수행한다. 또한 REM의 모든 변수들의 선택된 최적 순서를 갖는 회로 비용 행렬은 ULM ?? 모듈를 사용하여 감소된 나무 구조 회로를 얻을 수 있으며, 변수의 수에 제한이 없다.

VCG를 사용한 GF(2^m)상의 고속병렬 승산기 설계에 관한 연구

성현경,Seong, Hyeon-Kyeong 한국정보통신학회 2010 한국정보통신학회논문지 Vol.14 No.3

In this paper, we present a new type high speed parallel multiplier for performing the multiplication of two polynomials using standard basis in the finite fields GF($2^m$). Prior to construct the multiplier circuits, we design the basic cell of vector code generator(VCG) to perform the parallel multiplication of a multiplicand polynomial with a irreducible polynomial and design the partial product result cell(PPC) to generate the result of bit-parallel multiplication with one coefficient of a multiplicative polynomial with VCG circuits. The presented multiplier performs high speed parallel multiplication to connect PPC with VCG. The basic cell of VCG and PPC consists of one AND gate and one XOR gate respectively. Extending this process, we show the design of the generalized circuits for degree m and a simple example of constructing the multiplier circuit over finite fields GF($2^4$). Also, the presented multiplier is simulated by PSpice. The multiplier presented in this paper uses the VCGs and PPCS repeatedly, and is easy to extend the multiplication of two polynomials in the finite fields with very large degree m, and is suitable to VLSL. 본 논문에서는 GF($2^m$)상의 표준기저를 사용한 새로운 형태의 VCG에 의한 고속병렬 승산회로를 제안하였다. 승산기의 구성에 앞서, 피승수 다항식과 기약다항식의 승산을 병렬로 수행하는 벡터 코드 생성기(VCG) 기본 셀을 설계하였고, VCG 회로와 승수 다항식의 한 계수와 비트-병렬로 승산하여 결과를 생성하는 부분 승산결과 셀(PPC)를 설계하였다. 제안한 승산기는 VCG와 PPC를 연결하여 고속의 병렬 승산을 수행한다. VCG 기본 셀과 PPC는 각각 1개의 AND 게이트와 1개의 XOR 게이트로 구성된다. 이러한 과정을 확장하여 m에 대한 일반화된 회로의 설계를 보였으며, 간단한 형태의 승산회로 구성의 예를 GF($2^4$)를 통해 보였다. 또한 제시한 승산기는 PSpice 시뮬레이션을 통하여 동작특성을 보였다. 본 논문에서 제안한 승산기는 VCG와 PPC을 반복적으로 연결하여 구성하므로, 차수 m이 매우 큰 유한체상의 두 다항식의 곱셈에서 확장이 용이하며, VLSI에 적합하다.

Perfect Shuffle에 의한 5치 논리회로의 구성에 관한 연구

성현경,Seong, Hyeon-Kyeong 한국정보통신학회 2011 한국정보통신학회논문지 Vol.15 No.3

본 논문에서는 Perfect Shuffle에 의한 5치 논리 회로의 구성에 관한 한 가지 방법을 제시하였다. 먼저, Perfect Shuffle 기법과 Kronecker 곱에 의한 5치 논리함수의 입출력 상호연결에 대하여 논하였고, GF(5)의 가산회로와 승산회로를 이용하여 5치 Reed-Muller 전개식의 변환행렬과 역변환행렬을 실행하는 기본 셀을 설계하였다. 이 기본 셀들과 Perfect Shuffle과 Kronecker 곱에 의한 입출력 상호연결 방법을 이용하여 5치 Reed-Muller 전개식에 의한 5치 논리 회로를 구현하였다. 제시된 5치 Reed-Muller 전개식의 설계방법은 모듈구조를 기반으로 하여 행렬변환을 이용하므로 동일한 함수에 대하여 타 방법과 비교하여 간단하고 회로의 가산회로와 승산회로를 줄이는데 매우 효과적이다. 제안된 5치 논리회로의 설계방법은 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가진다. In this paper, we present a method on the construction of quinternary logic circuits using Perfect shuffle. First, we discussed the input-output interconnection of quinternary logic function using Perfect Shuffle techniques and Kronecker product, and designed the basic cells of performing the transform matrix and the reverse transform matrix of quinternary Reed-Muller expansions(QRME) using addition circuit and multiplication circuit of GF(5). Using these basic cells and the input-output interconnection technique based on Perfect Shuffle and Kronecker product, we implemented the quinternary logic circuit based on QRME. The proposed design method of QRME is simple and very efficient to reduce addition circuits and multiplication circuits as compared with other methods for same logic function because of using matrix transform based on modular structures. The proposed design method of quinternary logic circuits is simple and regular for wire routing and possess the properties of concurrency and modularity of array.

전환기의 판소리 문학 담론 : 전통과 탈전통, 근대와 전근대

성현경 西江大學校 人文科學硏究所 1998 人文硏究論集 Vol.26 No.-

전류 모드 CMOS 다치 논리 회로의 구현

成賢慶,韓永煥,沈裁煥 대한전자공학회 2002 電子工學會論文誌-SC (System and control) Vol.39 No.5

In this paper, we present the method transforming the interval functions into the truncated difference functions for multi-variable multi-valued functions and implementing the truncated difference functions to the multiple valued logic circuits with uniform patterns using the current mirror circuits and the inhibit circuits by current-mode CMOS. Also, we apply the presented methods to the implementation of circuits for additive truth table of 2-variable 4-valued MOD(4) and multiplicative truth table of 2-variable 4-valued finite fields GF(4). These circuits are simulated under 2㎛ CMOS standard technology, 15㎂ unit current, and 3.3V power supply voltage using PSpice. The simulation results have shown the satisfying current characteristics. Both implemented circuits using current-mode CMOS have the uniform patterns and the regularity of interconnection. Also, it is expansible for the variables of multiple valued logic functions and are suitable for VLSI implementation. 본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.

전류모드 CMOS에 의한 다치 가산기 및 승산기의 구현

성현경,Seong, Hyeon-Kyeong 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2

본 논문에서는 전류모드 CMOS를 사용하여 다치 가산기 및 다치 승산기를 구현하였으며, 먼저 효과적인 집적회로 설계 이용성을 갖는 전류모드 CMOS를 사용하여 3치 T-게이트와 4치 T-게이트를 구현하였다. 구현된 다치 T-게이트를 조합하여 유한체 $GF(3^2)$의 2변수 3치 가산표와 승산표를 실현하는 회로를 구현하였으며, 이들 다치 T-게이트를 사용하여 유한체 $GF(4^2)$의 2변수 4치 가산표와 승산표를 실현하는 회로를 구현하였다. 또한, Spice 시뮬레이션을 통하여 이 회로들에 대한 동자특성을 보였다. 다치 가산기 및 승산기들은 $1.5\mutextrm{m}$ CMOS 표준 기술의 MOSFET 모델 LEVEL 3을 사용하였고, 단위전류는 $15\mutextrm{A}$로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 구현한 전류모드 CMOS의 3치 가산기와 승산기, 4치 가산기와 승산기는 일정한 회선경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며 특히 차수 m이 증가하는 유한체의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합한 것으로 생각된다. In this paper, the multiple-valued adders and multipliers are implemented by current-mode CMOS. First, we implement the 3-valued T-gate and the 4-valued T-gate using current-mode CMOS which have an effective availability of integrated circuit design. Second we implement the circuits to be realized 2-variable 3-valued addition table and multiplication table over finite fields $GF(3^2)$, and 2-variable 4-valued addition table and multiplication table over finite fields $GF(4^2)$ with the multiple-valued T-gates. Finally, these operation circuits are simulated under $1.5\mutextrm{m}$ CMOS standard technology, $15\mutextrm{A}$ unit current, and 3.3V VDD voltage Spice. The simulation results have shown the satisfying current characteristics. The 3-valued adder and multiplier, and the 4-valued adder and multiplier implemented by current-mode CMOS is simple and regular for wire routing and possesses the property of modularity with cell array. Also, since it is expansible for the addition and multiplication of two polynomials in the finite field with very large m, it is suitable for VLSI implementation.

컴퓨터 HDD의 LEAD ASSEMBLY 자동화 제조 설비의 설계

성현경 尙志大學校 生産技術硏究所 1997 生産技術論叢 Vol.- No.2

In this paper, we design the automatized manufacturing equipments for lead assembly that transmit data from the head of hard disk drive(HDD) to terminal board in computers. Since the diameter of raw wires is microscopic, it is very difficult to process the lead assembly manufacture manual work. Therefore, we design the step processing for manufacturing equipments of automatized lead assembly. The step processing has 4 step - cutting, stripping, twisting and tubing. The manufacturing equipments of automatized lead assembly designed here is the turn-table type. The turn-table device is rotated by torque of step motor and other devices are fixed. These equipments have an approximate 3 seconds per one products of lead assembly.