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2단 구조를 사용한 250MS/s 8비트 CMOS 폴딩-인터폴레이팅 AD 변환기
이돈섭,곽계달 한국정보통신학회 2004 한국정보통신학회논문지 Vol.8 No.4
본 논문에서는 VLSI의 내장 회로로 사용하기에 적합한 CMOS 8 비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 폴딩 AD 변환기의 비선형성을 개선하기 위하여 입력신호의 폴딩-인터폴레이팅에 의한 신호처리가 차례로 2 번 반복되는 2 단 구조를 사용하였다. 이 구조에서는 2 번째 폴딩 회로로서 트랜지스터 차동쌍을 이용한다. 2 단 폴딩 ADC는 디지틸 출력을 얻기 위한 전압비교기와 저항의 개수를 현저히 줄일 수 있으므로 칩 면적, 소비전력, 동작속도 둥에서 많은 장점을 제공한다. 설계공정은 0.25$\mu$m double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원 전압을 인가하고 250MHz의 샘플링 주파수에서 45mW의 전력을 소비하였으며 INL과 DNL은 각 각 $\pm$0.2LSB, SNDR은 10MHz 입력신호에서 45dB로 측정되었다. A CMOS 8 bit folding and interpolating ADC for an embedded system inside VLSI is presented in this paper. This folding ADC uses the 2 stage architecture for improving of nonlinearity. repeating the folding and interpolating twice. At a proposed structure, a transistor differential pair operates on the second folder. A ADC with 2 stage architecture reduces the number of comparators and resisters. So it is possible to provide small chip size, low power consumption and high operating speed. The design technology is based on fully standard 0.25m double-Poly 2 metal n-well CMOS Process. The simulated Power consumption is 45mW with an applied voltage of 2.5V and sampling frequency of 250MHz. The INL and DNL are within <ㅆㄸㅌ>$\pm$0.2LSB, respectively. The SNDR is approximately 45dB for input frequency of 10MHz.
김홍배,곽계달 淸州大學校 1984 論文集 Vol.17 No.2
To analysis Drain currents of polycrystalline semiconductor thin film transistor (TFT) condsidering the effect of grain boundary condition, new approach will be suggested. And the results of comparing between polycrystalline TFT phenomenon in always smaller the drain currents of polycrystalline semiconductor TFT than those of monocrystalline semiconductor TFT.
트랜지스터 차동쌍 폴딩 기법을 적용한 250-MSamples/s 8-비트 폴딩 아날로그-디지털 변환기의 설계
이돈섭,곽계달 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.11
본 논문에서는 저 전력, 고속 동작을 위하여 트랜지스터 차동쌍 폴딩 회로를 사용하는 CMOS 폴딩 ADC를 설계하였다. 본 논문에서는 제안한 트랜지스터 차동쌍 폴딩 회로에 대한 동작원리와 기존의 폴딩 회로에 비해 어떤 장점을 가지고 있는지 설명한다. 이 회로를 적용하여 설계한 ADC에서는 폴딩신호를 처리하기 위하여 16 개의 정밀한 전압비교기와 32 개의 인터폴레이션 저항을 사용하므로 저 전력, 고속동작이 가능하고, 작은 칩 면적으로 제작할 수 있다. 설계공정은 0.25㎛ double-poly 2metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 250MHz의 클럭 주파수에서 45mW의 전력을 소비하였으며 측정값을 통하여 계산된 INL은 ±0.15LSB, DNL은 ±0.15LSB, SNDR은 10MHz 입력신호에서 50dB로 측정되었다. A CMOS folding ADC with transistor differential pair folding circuit for low power consumption and high speed operation is presented in this paper. This paper explains the theory of transistor differential pair folding technique and many advantages compared with conventional folding and interpolation circuits. A ADC based on transistor differential pair folding circuit uses 16 fine comparators and 32 interpolation resistors. So it is possible to achieve low power consumption, high speed operation and small chip size. Design technology is based on fully standard 0.25${\mu}{\textrm}{m}$ double poly 2 metal n-well CMOS process. A power consumption is 45mW at 2.5V applied voltage and 250MHz sampling frequency. The INL and DNL are within $\pm$0.15LSB and $\pm$0.15LSB respectively. The SNDR is approximately 50dB at 10MHz input frequency.
고에너지비소 이온 주입후 2단계 열처리시 2차결함에 대한 연구
윤상현,곽계달 한국전기전자재료학회 1998 전기전자재료학회논문지 Vol.11 No.10
Intrinsic and proximity gettering are popular processes to get higher cumulative production yield and usually adopt multi-step annealing and high energy ion implantation, respectively. In order to test the combined processed of these, high energy \ulcornerAs\ulcorner ion implantation and 2-step annealing process were adopted. After the ion implantation followed by 2-step annealing, the wafers were cleaved and etched with Wright etchant. The morphology of cross section on samples was inspected by FESEM. The concentration profile of As was measured by SRP. The location and type of secondary defects inspected by HRTEM were dependent on the 1st annealing temperatures. That is, a line of dislocation located at $1.5mutextrm{m}$ apart from the surface at $600^{\circ}C$ lst annealing was changed to some dislocation lines or loops nearby the surface at 100$0^{\circ}C$. The density of dislocation line was reduced but the size of the defects was enlarged as the temperature increased.