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퍼지 이론을 이용한 운동부하 정밀 제어용 시뮬레이터 개발
황종학,최규정,안병화,신동환,진성태 한국스포츠정책과학원(구 한국스포츠개발원) 2000 체육과학연구 Vol.11 No.2
본 연구에서는 가정이나 전문 스포츠센터에서 사용할 수 있는 러닝머신 모터제어 알고리즘과 회로를 개발하였다. 본 연구에서는 모터 제어부와 컴퓨터 제어부로 나누었으며, 모터 제어부는 퍼지이론을 적용하여 모터를 제어하였고, 컴퓨터 제어부는 설정된 속도와 경사도를 제어하기 위하여 RS-232c 통신을 하였다.
CCD에 의한 GF($p^m$)상의 다치 승산기 구성에 관한 연구
황종학,성현경,김흥수 대한전자공학회 1994 전자공학회논문지-B Vol.b31 No.3
In this paper, the multiplicative algorithm of two polynomials over finite field GF(($p^{m}$) is presented. Using the presented algorithm, the multiple-valued multiplier of the serial input-output modular structure by CCD is constructed. This multiple-valued multiplier on CCD is consisted of three operation units: the multiplicative operation unit, the modular operation unit, and the primitive irreducible polynomial operation unit. The multiplicative operation unit and the primitive irreducible operation unit are composed of the overflow gate, the inhibit gate and mod(p) adder on CCD. The modular operation unit is constructed by two mod(p) adders which are composed of the addition gate, overflow gate and the inhibit gate on CCD. The multiple-valued multiplier on CCD presented here, is simple and regular for wire routing and possesses the property of modularity. Also. it is expansible for the multiplication of two elements on finite field increasing the degree mand suitable for VLSI implementation.
황종학,박승용,신부식,김흥수,Hwang, Jong-Hak,Park, Seung-Yong,Sin, Bu-Sik,Kim, Heung-Su 대한전자공학회 2000 電子工學會論文誌-SC (System and control) Vol.37 No.4
본 논문에서는 유한체 GF(2/sup m/)상에서 두 다항식의 승산 알고리즘을 제시하였다. 이 알고리즘은 반복적인 배열로 병렬 승산을 효과적으로 실현하며, 동일한 시간에 고속 동작을 실현한다. 제시된 승산기는 승산연산부와 mod연산부, 원시 기약다항식연산부로 구성하였다. 승산연산부는 멀티플렉서, X-OR게이트, AND게이트, MUX로 구성하였으며, mod연산부는 AND게이트, X-OR게이트로 구성하였다. 또한 본 논문에서 제시한 승산에는 효과적인 파이프형을 도입하였다. 도출된 모든 승산기는 고속 동작하며, 회로 복잡성이 감소한다. 셀들의 내부결선도는 VLSI 실현에 적합하도록 규칙적으로 구성되었다. In this paper, the multiplicative algorithm of two polynomals over finite field GF(2$^{m}$ ) is presented. The proposed algorithm permits an efficient realization of the parallel multiplication using iterative arrays. At the same time, it permits high-speed operation. This multiplier is consisted of three operation unit: multiplicative operation unit, the modular operation unit, the primitive irreducible operation unit. The multiplicative operation unit is composed of AND gate, X-OR gate and multiplexer. The modular operation unit is constructed by AND gate, X-OR gate. Also, an efficient pipeline form of the proposed multiplication scheme is introduced. All multipliers obtained have low circuit complexity permitting high-speed operation and interconnection of the cells are regular, well-suited for VLSI realization.