ISFET 센서를 위한 CMOS 기반 다 채널 센서 검출 회로에 대한 연구

최인섭 서경대학교 대학원 2013 국내석사

본 논문에서는 ISFET(Ion-Sensitive Field Effect Transistor)등의 센서에 사용되는 전류법 기반 정 전압 분극 회로를 설계하였다. 본 논문의 목적은 하나의 센서가 아닌 여러 개의 센서를 하나의 칩으로 검출할 수 있도록 설계하는 것에 있다. 다 채널 센서 시스템은 보다 정밀한 센서 검출을 위해 다수의 센서를 동시에 이용하여 기존의 단일 센서 시스템보다 정확한 정보를 얻을 수 있다. 하지만 다수의 센서가 있는 센서 시스템은 각각의 센서마다 검출 회로를 사용하여 신호를 검출하기 때문에, 기존의 센서 검출 회로의 많은 증폭기나 저항은 증폭기의 오프셋이나 저항의 부정합에 의한 센서의 검출 결과값의 오차를 유발할 수 있다. 또한 많은 수동소자와 증폭기로 구성된 회로는 전력소모와 칩 크기에 문제를 가져올 수 있다. 제안하는 검출 회로는 하나의 DDA(Differential Difference Amplifier)와 하나의 TIA(Trans-Impedance Amplifier)를 이용하여 구현함으로써 기존의 많은 소자에서 오는 오프셋 문제와 전력소모의 문제를 해결하고, 간단하게 구현함에 따라 전력 소모를 줄이고, 저 면적으로 구현할 수 있게 된다.

생체신호 측정용 Analog Front-End 회로

조한국 서경대학교 대학원 2010 국내석사

본 논문에서는 생체신호 측정을 위한 계측용 증폭기(Instrumentation Amplifier)와 Analog Front-End에 대한 회로를 설계하였다. 계측용 증폭기는 높은 CMRR(Common Mode Rejection Ratio)을 가져야하며, 휴대용으로 사용할 수 있도록 전력 소모를 줄이고, 저 면적으로 설계하여야 한다. 또한, 생체신호 측정 시 생기는 offset과 잡음을 제거하는 기술이 필요하다. 논문에서는 이런 문제점들에 중점을 두고 이를 해결하는 방안에 목적을 두었다. 기존의 계측용 증폭기가 저항의 비율에 따라 CMRR의 변화가 크다는 단점과 저항을 사용하여 전력소모가 커지며, 면적도 많이 차지하기 때문에 기존의 계측용 증폭기를 개선하기 위한 증폭기를 설계해야 했다. 본 논문에서 기존의 계측용 증폭기를 개선한 몇 가지 증폭기를 비교분석 해놓았다. 모든 회로는 추후 핸드폰 등의 휴대용 단말기기에 사용할 수 있도록 모든 MOSFET 트랜지스터를 Sub-threshold 영역에서 동작시켜서 전류 소모를 현저히 줄였으며, 엠프의 이득은 저항이 아닌 커패시터를 사용해서 동작시킴으로 전류 소모를 크게 줄였다. 큰 저항을 구현하기 위해 Passive 저항을 사용하지 않고 Pseudo Resistor를 이용하여 회로의 사이즈를 현저히 줄였으며, 회로에 AC coupling 기술을 접목시켜서 Electrode offset을 제거하고 BPF(Band-Pass Filter)를 추가하여 기타 noise들의 영향을 줄였다. 1.8V 전원전압을 가지고 0.18um 1P5M (1poly 5metal) 표준 CMOS 공정을 사용하였고 칩 면적은 964um x 380um 이다. 전체 회로의 전류소모는 Bias를 포함하여 약 5.1uA 이고, 1.8V 전원전압을 사용하여 전체 전력소모는 약 9.2uW이다. This paper describes an analog front-end circuit for bio-potential signals detection. It aims to low power consumption so as to make it use in the portable devices. The front-end amplifier is consisted of instrument amplifier(IA) and band-pass filter, variable gain amplifier. Since the conventional instrument amplifier is consist of 3 operational amplifiers and many resistors, it consumes much power and suffer from poor CMRR (common mode rejection ratio) caused by resistor mismatching. These problems are solved with proposed this analog front-end circuit. With the simple circuits and small number of passive elements, proposed front-end amplifier with differential difference amplifier technique enable low power consumption and high CMRR. It reduces current consumption by operating all MOSFET transistors used for amplifier in weak inversion. To reduce chip area, pseudo resistors are adopted. And to remove electrode offset, AC coupling technique is exploited. This amplifier is implemented with a standard 0.18um 1P5M (1 poly 5 metal) CMOS technology and is operated with a supply voltage of 1.8V. Total power consumption is 9.2uW including bias circuits. The gain of instrument amplifier set 40dB to 80dB. Bandwidth set 0.3Hz to 500Hz, but these gain and bandwidth can be controlled by variable gain amplifier circuits. Simulated result of CMRR is over 120dB.

차동차이증폭기를 이용한 DC 파라미터 측정기의 전압인가-전류측정 모드에서 동작범위 향상에 관한 연구

안경찬 서경대학교 대학원 2017 국내석사

본 논문에서는 동적 공통모드 전압과 새로운 연결 구조를 이용하여 전압인가-전류측정 모드의 동작범위가 향상된 차동차이증폭기를 이용한 DC 파라미터 측정기를 설계한다. 제안한 DC 파라미터 측정기는 0.18um Standard CMOS 공정에서 설계, 제작되었으며, 1.8 [V]의 공급전압에서 동작한다. 전압인가 모드의 측정된 동작범위는 0.25∼1.55 [V] 이고, 전류인가 모드의 측정된 동작범위는 -20∼20 [mA]이다. 또한 각각의 신호인가 모드의 측정된 최대오차는 1.28 [%]와 1.43 [%] 이다. 제안하는 DC 파라미터 측정기는 Cadence사의 Spectre Circuit Simulator를 이용하여 회로 설계와 회로의 기능 및 성능 검증을 진행하고, Mathworks사의 MATLAB을 이용하여 오차보정, 오차계산 및 측정결과 가시화 작업을 진행한다. 제안한 DC 파라미터 측정기는 신호를 인가하거나 측정하기위해 단 하나의 차동차이증폭기만을 사용한다. 또한 부귀환 경로 내에 추가적인 증폭기가 존재하지 않으므로 회로 전체의 안정성이 보장된다. 제안한 DC 파라미터 측정기의 주 구성 요소인 차동차이증폭기는 전 범위(rail-to-rail) 동작 구조, 폴디드-캐스코드(folded-cascode) 구조와 인버터(inverter) 기반의 출력버퍼를 적용하여 설계한다. 이로 인해 차동차이증폭기는 높은 이득을 갖고 전 범위 동작을 하며 높은 전류구동 능력을 갖는다. 추가적으로 제안하는 동적 공통모드 전압 기술과 새로운 연결 구조를 적용하여 차동차이증폭기로 구성된 계측증폭기의 구조적 한계를 극복하였으며, 그 결과 차동차이증폭기를 이용한 DC 파라미터 측정기의 전압인가-전류측정 모드는 기존의 동작범위인 0.7∼1.1 [V]에 비해, 3배 이상 향상된 0.25∼1.55 [V]의 동작범위를 갖는다. 본 논문에서 제안한 DC 파라미터 측정기는 하드웨어가 차지하는 면적이 적고, 전력소모가 적기 때문에 수 개에서 수십 개의 테스트 채널을 보유하는 자동시험 장치에 적합하며, 구조적으로 안정적인 동작을 보장하기 때문에 제작 공정의 선택만으로도 높은 전압 및 전류에 대한 성능시험을 요구하는 다양한 종류의 피 시험 장치를 위한 자동시험 장비에 그 응용이 가능하고 뛰어난 성능을 발휘할 수 있다.

과도 응답 특성이 개선된 외부 커패시터 없는 높은 PSRR의 LDO 설계에 관한 연구

윤병훈 서경대학교 대학원 2016 국내석사

본 논문을 통해 과도 응답 특성이 개선된 외부 커패시터 없는 높은 PSRR의 LDO 레귤레이터를 제안한다. 외부 커패시터 없는 LDO의 경우 출력단이 필터 커패시터가 없기 때문에 칩 면적이 작고, 추가적인 출력단 패드가 없기 때문에 PCB 면적도 줄어들게 되는 장점이 있다. 하지만 출력 커패시터가 없음으로서 발생하는 안정적인 동작에 대한 보장을 칩 내부에서 보상 커패시터를 이용하여 안정도를 확보해야한다. 또, 출력단 커패시터가 없기 때문에 과도 응답 시 발생하는 오버슈트나 언더슈트가 크게 발생하는 문제점이 있다. 본 논문에서는 nested Miller 보상 기법을 적용한, 캐스코드 보상기법과 전류 완충 보상기법을 통해서 적은 크기의 커패시터로 좌 평면 제로를 생성하여 위상 여유를 확보해 안정도를 확보한다. 또한 출력단에 과도 응답 개선 회로를 추가하여 언더슈트와 오버슈트가 발생 시 빠르게 캐패시티브 커플링 기법을 사용하고 고대역 필터를 통해 언더슈트와 오버슈트의 크기를 감소시킨다. 제안된 LDO는 3.3V의 입력 전원을 받아서 1.8V의 출력 전압을 내고 30mA의 최대 부하 전류를 구동할 수 있다. 0.18μm CMOS 공정을 이용하여 구현하였고 레이아웃 크기는 240μm X 110μm 이다. PSRR은 DC일 때 -96dB 이상, 1MHz일 때 -43dB를 갖는다. 총 대기 전류는 40μA를 소모하고, 소형화되어가는 SoC내 전원 공급에 있어 면적이나, 전력 소모를 줄이는 이점이 있으며, 노이즈에 민감한 아날로그/RF 회로의 전원 공급에 용이할 것으로 보인다. This thesis describes a capacitor-less high PSRR low-dropout linear regulator with transition enhancement technique. Since proposed LDO has not output filter capacitor, the chip size and PCB size can be reduced. However, in the absence of output filter capacitor, LDO needs compensation to guarantee the stability. And also, in load transition, undershoot and overshoot occurs severly. To overcome these problems, the proposed LDO adopted the cascode compensation and current buffer compensation techniques within the nested Miller compensation. these compensation techniques not only maintain high stability but also achieve high PSRR with on-chip capacitances. Also, additional transition enhancement circuit is adopted to improve the load transient response. the proposed LDO was implemented with 0.18μm CMOS technology. The LDO operates with an input voltage of 3.3V and provides the output voltage of 1.8V. Simulated line and load regulation are 0.26mV/V and 1.8μV/mA, respectively. The power supply rejection ratio is over -96dB and -43dB at DC and 1MHz, respectively. The total quiescent current is 40μA. The chip area is 240μm x 110μm.

수동소자를 사용하지 않는 가변 이득 증폭기 설계

조종민 서경대학교 대학원 2014 국내석사

본 논문에서는 센서시스템인 Analog front-end 전단부에서 사용되는 가변 이득 증폭기에 대한 것이다. 기존에 사용되는 수동소자를 사용한 가변 이득 증폭기와는 달리 능동소자를 사용하여 가변 이득 증폭기를 구성하기 때문에 저전력과 저면적으로 구현할 수 있고, 동시에 능동소자로 부 귀환 시스템을 형성하므로 선형성 향상을 얻을 수 있는 가변 이득 증폭기(VGA, variable gain amplifier) 설계에 관련된 것이다. 이 제안된 VGA는 전류 귀환 증폭기 구조를 이용하고, 이득은 입력단과 귀환부의 트랜스컨덕턴스(GM) 비로 얻어진다. 선형성과 높은 이득을 얻기 위하여 귀환 트랜스컨덕턴스에 전류 분할 기법과 소스 축퇴(degeneration) 기법을 사용하였다. 이득의 변화는 가변 정류기로 입력 트랜스컨덕턴스의 바이어스 전류를 변화시켜 얻을 수 있다. 이 VGA는 0.35µm CMOS공정을 사용하여 설계하였고, 저 전력을 위해 sub-threshold 영역에서 동작시키게 하였다. 가변 이득은 23dB ~ 43dB의 결과를 얻도록 하였고, 소모 전류는 3.3V에서 2.82 µA ~ 3 µA 이다. 이 VGA가 차지하는 칩 면적은 120µm x 100µm이다.

외부 커패시터 없이 넓은 주파수 범위에서 높은 PSRR 갖는 LDO에 관한 연구

김진우 서경대학교 대학원 2014 국내석사

오늘날 배터리 기반의 휴대기기 사용이 급속하게 보급됨에 따라 전력관리 회로(power management IC)의 중요성이 대두 되고 있다. 배터리 기반의 휴대용 전자기기에 있어 전력 관리 회로의 기본적인 역할은 시간에 따라 변화하는 배터리 전압을 부하의 동작을 위해 요구되는 일정한 전원 전압으로 변환하여 공급 또는 유지하는 것이다. 전력 관리 회로를 통해 일정한 전압으로 부하를 구동할 수 있게 됨에 따라 전력 효율을 높여 기기의 수명을 연장 할 수 있는 장점이 있다. 최근 시스템 칩(system-on-chip, SoC)의 경향에 따라 휴대용 전자기기는 고성능화, 소형화, 저 전력화가 활발히 진행되고 있다. 본 논문에서는 외부 커패시터 없이 광범위 하게 높은 전원 공급 잡음 제거비(PSRR)을 갖는 선형 정류기(low drop-out, LDO)에 관한 것이다. 제안된 LDO는 높은 PSRR과 안정도를 유지하기 하기 위해 nested Miller 보상 기술을 사용하였고, 내부적으로 캐스코드(cascode) 보상과 전류버퍼(current buffer) 보상 기술을 사용하였다. 또한 외부의 부하 커패시터가 없기 때문에 외부 하드웨어 비용을 최소화 하였고, 제안된 보상 기법을 사용하여 내부에 작은 커패시터를 사용하고도 안정도를 확보할 수 있었다. 설계된 LDO는 2.5V∼4.5V의 입력 전압을 받아서 1.8V의 전압을 출력하고 최대 10mA의 부하 전류를 구동할 수 있다. 일반 0.18um CMOS 공정을 이용하여 제작하였고 면적은 300um X 120 um 이다. 측정된 PSRR은 DC일 때 -76dB, 1MHz일 때 -43dB를 만족한다. 동작 전류는 25uA를 소모한다.

태양광 분산형 최대전력추적을 위한 고전압 DC-DC 벅 변환기 설계

김민기 서경대학교 일반대학원 2015 국내석사

국 문 초 록 태양전지 어레이의 최대전압은 환경요인에 따라(일사량, 온도, 건물의 각도) 일정하지가 않고 시시각각으로 변화하며, 이에 따라 Load 상태가 계속 변하기 때문에 동작점이 변하게 된다. 이러한 일정하지 않은 여러 가지 요인 때문에 항상 태양전지의 최대 전력점(Maximum Power Point)에서 동작하는 제어가 필요하다. 최근동향은 전체적인 최대 전력점의 효율을 높이기 위하여 분산형 최대 전력점 추적(DMPPT, Distributed Maximum Power Point Tracking) 제어 방식을 사용하는 것이 추세이다. 분산형 최대 전력점 추적 제어 방식은 각각의 모듈에 하나의 MPPT와 DC-DC 변환기가 사용되기 때문에 DC-DC 변환기의 전력소모를 줄이고 전체적인 면적을 줄이는 연구가 활발하게 진행되고 있다. 본 논문에서는 DMPPT에서 사용되는 고전압 Buck DC-DC 변환기 설계를 하였다. 고전압 설계는 일반적인 CMOS 소자로는 구성이 불가능하기 때문에, 고전압을 감당할 수 있는 DEMOS 소자가 필요하게 된다. 하지만 DEMOS는 기본적인 최소 Length가 크기 때문에 주파수 특성이 좋지 않고 전력소모와 전체적인 면적이 커지게 된다. 이를 줄이기 위하여 Power Driver단 만 DEMOS를 사용하는 부트스트랩 방법을 사용하였다. 하지만 부트스트랩에 사용되는 일반적인 레벨 쉬프터는 큰 전력소모와 소자파괴를 동반하게 된다. 이를 줄이기 위하여 하이 사이드 레벨 쉬프터에 숏-펄스 발생기를 추가하여 숏-펄스가 발생하는 구간에서만 전류소모가 일어나 전체적인 전력소모를 줄이고, 소자가 파괴되는 현상을 막았다. BCDMOS 0.18um 공정을 사용하여 구현하였으며, 최대 400mA 전류를 감당 할 수 있고, 최대 효율은 97% 이다. 입력 범위는 12V-20V까지 받을 수 있도록 설계하였으며 출력은 3.3V 이다. 목차 Ⅰ. 서론 1 Ⅱ. DC-DC 벅 변환기의 개요 4 2.1. DC-DC 변환기의 기초 4 2.2. 벅 변환기의 구성 및 동작원리 5 2.3. 벅 변환기의 출력전압 리플 11 2.4. DC-DC 벅 변환기의 구조 및 구성 13 Ⅲ. 제안하는 고전압 DC-DC 벅 변환기 구조설계 16 3.1. 고전압 DC-DC 변환기 설계의 문제점 16 3.2. 제안하는 고전압 DC-DC 벅 변환기의 전체구조 17 3.3. 제안하는 고전압 게이트드라이버 구성 18 3.3.1) 데드타임 제어(논-오버랩) 회로 18 3.3.2) 부트스트랩 회로구성 20 3.3.3) 인버터-체인 22 3.4. 제안하는 하이-사이드 레벨 쉬프터 회로 23 3.4.1) 일반적인 레벨 쉬프터 회로 23 3.4.2) 제안하는 하이-사이드 레벨 쉬프터 회로 25 Ⅳ. DC-DC 벅 변환기의 내부 블록 설계 29 4.1 기준전류, 전압 발생기 회로 29 4.1.1) 바이어스 회로 29 4.1.2) 밴드갭 기준 전압 발생기 회로 33 4.1.3) 소프트-스타트 회로 36 4.2 Duty 발생기 회로 38 4.2.1) 클락, 램프 발생기 회로 38 4.2.2) Main 비교기(PWM 생성기) 회로 43 4.3 피드백 보상회로 특성 45 4.3.1) 피드백 보상회로 종류 45 4.3.2) 오차증폭기 회로 51 Ⅴ. 모의실험 결과 및 레이아웃 52 5.1. 전체 모의실험 결과 52 5.1.1) 부트스트랩 모의실험 결과 52 5.1.2) 출력 transient 모의실험 결과 53 5.1.3) PWM(pulse Width Modulation) 모의실험 결과 54 5.1.4) 소프트-스타트 유/무에 따른 출력 결과 55 5.1.5) Load transient 모의실험 결과 56 5.1.6) Line transient 모의실험 결과 57 5.1.7) Load 전류에 따른 효율 58 5.2. 레이아웃(Layout) 59 Ⅵ. 구현 및 측정 결과 60 6.1. 성능 요약 60 6.2. 측정 결과 61 Ⅶ. 결론 66 참고문헌 67

저 전력 12-비트 1MS/s 연속 근사 아날로그 디지털 변환기 설계에 대한 연구

조인수 서경대학교 일반대학원 2015 국내석사

국 문 초 록 본 논문에서는 휴대용 생체 신호 수집용 센서 모듈로 부터의 신호 처리 시스템과 태양광 발전 MPPT(Maximum Power Point Tracking) 제어 시스템, 이 시스템들에 적합한 저 면적 / 저 전력의 연속 근사(successive approximation) 방식의 A/D 변환기를 제안한다. 기존의 SAR A/D 변환기는 고해상도로 갈수록 칩의 면적과 전력 소모가 기하급수적으로 커지는 문제점이 있다. 저 면적/ 저 전력을 구현하기 위해선 이 문제를 해결해야한다. 그래서 본 논문에서는 부분 범위 A/D 변환기 기법과 적은 에너지를 소모하는 스위칭 기법을 적용한 SAR A/D 변환기를 제안한다. 설계된 SAR A/D 변환기의 회로 구성은 크게는 6-비트 Coarse A/D 변환기와 12-비트 Fine A/D 변환기, 정렬 스위칭 제어 회로로 구성되어 있다. Coarse A/D 변환기와 Fine A/D 변환기의 기본적인 회로 구성은 같으며 세부적으로는 비 동기 제어(asynchronous control) 회로, 샘플/홀드 기능 및 기준 전압을 생성하는 디지털-아날로그 변환기(digital-to-analog converter,이하 D/A 변환기), D/A 변환기 제어 회로, 비교기로 각각 구성 되어있다. 비 동기 제어 회로는 전체 A/D 변환 동작을 비교기 동작 완료형 비 동기 방식으로 동작하도록 제어하였으며 변환이 완료된 후에는 다음 변환이 시작되기 전까지 불필요한 회로 동작을 막아 전력 소모를 최소화하고 변환속도를 변경하는데 있어서 용이하다. 제안된 D/A 변환기는 감쇄 커패시터(attenuation capacitor)를 적용한 이중 배열 구조와 적은 에너지를 소모하는 스위칭 기법(low switching energy technique)을 적용하였다. 이중 배열 방식은 일반적인 이진 가중치(binary weighted) 커패시터(capacitor) 배열 방식을 사용하였을 때 보다. 커패시터의 총량을 약 1/50로 줄임으로써 면적을 줄이고 전력 소모를 감소시킬 수 있다. 또한 이 기법만 적용한다면 스위칭 에너지를 기존의 방식보다 약 1/34만큼 줄일 수 있었다. 제안된 D/A 변환기는 기존의 이진 가중치 D/A 변환기에 비하여 면적과 전력 소모를 줄일 수 있다. 그리고 제안된 비교기는 추가적인 전치 증폭기(pre-amplifier), 바이어스 회로를 사용하지 않고 고성능의 래치(latch)로만 구성하여 지속적인 전력 소모를 줄였으며 래치회로에 커패시터를 사용하여 부정합(mismatch) 및 입력 단 잡음(noise)에 대비할 수 있게 설계하였다. 일반적인 SAR A/D 변환기는 12비트의 아날로그-디지털 변환된 데이터(data)를 얻기 위해 12번의 변환 단계(step)이 필요하지만 제안된 SAR A/D 변환기는 홀드시의 전압을 비교하여 MSB 비트로 사용하여 총 11번의 변환 단계만으로 12비트의 데이터를 얻을 수 있다. 또한 마지막 LSB 커패시터의 기준전압을 (VRT, VRB)대신에 (VRT, VCM)으로 변경하고 변환 동작에 활용하여 다음 MSB 커패시터를 제거할 수 있다. 이렇게 일반적인 SAR A/D 변환기는 12-비트 해상도를 가지는 D/A 변환기가 필요하지만 제안된 SAR A/D 변환기에서는 10-비트의 해상도를 가지는 D/A 변환기만으로 12-비트의 A/D 변환기를 구현 할 수 있다. 이어서 상위 비트를 결정할 때 많은 수의 커패시터가 변환되어 스위칭 에너지가 많이 발생한다. 부분 범위 A/D 변환기를 활용하여 상위 비트에서 발생하는 스위칭 에너지 및 전력 소모를 줄였다. 6-비트의 Coarse A/D 변환기를 이용하여 많은 에너지를 소모하는 MSB 6-비트를 결정하고 그 데이터 코드를 12-비트 Fine A/D 변환기에 넘겨 정렬 스위칭 기법을 통하여 전체적인 스위칭 에너지를 줄일 수 있다. 6-비트 Coarse A/D 변환기와 12-비트 Fine A/D 변환기를 이용하여 단순히 12-비트 A/D 변환기에 적은 에너지를 소모하는 스위칭 기법만 적용한 것에 비하여 1/3 수준으로 전력 소모를 줄일 수 있다. 본 논문에서 설계된 A/D 변환기는 0.18㎛ 1-Poly, 6-Metal표준 CMOS 공정을 사용하여 구현하였다. 그리고 구현된 A/D 변환기는 1.8V 전원 전압을 사용하며, 12-비트의 해상도를 가진다. 제안된 SAR A/D 변환기 12-비트 해상도를 가지며 최대 1MHz의 변환속도를 가지며 모의실험 결과로 SNDR(signal to noise and distortion ratio) 73.2dB를 얻어 ENOB(effective number of bit) 11.83bit가 측정되었으며, 전력 소모가 32.9uW를 소모하여 FoM(Figure of Merit)가 9.22fJ/conv-step을 갖는다. 구현된 칩의 크기는 0.587mm2 (1.03mm x 0.57mm)이다. Abstract A Design of Low Power 12-bit 1MS/s Successive Approximation Analog-to-Digital Converter In-Su Cho Dept. of Electronic Electronics engineering Graduate school of Seokyeong University This paper describes a coarse analog-to-digital(ADC) assisted successive approximation register (SAR) type 12-b ADC for MPPT control in photovoltaic system and also for portable bio-medical system in a 0.18um CMOS technology. By aligning the resolved MSBs in coarse ADC to the original fine 12b ADC, the switching steps for MSB decision are eliminated and the switching energy for MSBs resolution is considerably reduced. Since this coarse ADC can be implemented with less capacitor array and less accurate comparator, the chip area and power consumption is minimized. In addition, low switching energy technique is adopted to reduce the capacitor array to 25% compared to conventional ADC. With this technique, we can implement a 12-b SAR ADC with 10-b DAC. The simulation results show that the proposed ADC achieved the SNDR of 73.2 dB, the SFDR of 90.58dB. The power consumption is 32.9uW at the sampling frequency of 1MHz under 1.8V supply voltage, the FoM is 9.22fJ/conv. The ADC has the die area of 0.587mm2 (1.03mm x 0.57mm).

차동차이증폭기를 이용한 파라메터 측정 유닛(PMU) 회로 설계에 관한 연구

강희진 서경대학교 대학원 2016 국내석사

본 논문에서는 DDA(Differential Difference Amplifier)를 이용하여 안정도가 높고 오차가 적은 DC 파라메터 측정 유닛을 설계 한다. 기존의 DC 파라메터 측정 유닛에서는 전압 측정시 부궤환 루프상에 연산증폭기로 구성된 버퍼가 연결되기 때문에 이로 인하여 DC 파라메터 측정 유닛의 전체적인 안정도를 훼손할 수 있다. 또한 전류 측정시 부궤환 루프상에 여러 개의 연산증폭기와 저항으로 구성된 계측용 증폭기(IA : Instrument Amplifier)가 연결되는데, 이러한 여러 개의 증폭기 및 소자들 때문에 오프셋이나 부정합으로부터 오차가 야기될 수 있고 따라서 정확한 신호값의 측정이 불가할 수 있다. 제안하는 DC 파라메터 측정 유닛 회로는 이러한 부궤환 루프상에 연결되는 부가적인 소자들을 없애고 스위치의 동작만으로 신호의 인가 및 측정을 할 수 있도록 하였다. 또한 기존의 여러 개의 소자들로 구성되던 계측용 증폭기를 단일 DDA 로 구성함으로서 여러개의 소자들로부터 야기되던 오차의 가능성을 대폭 개선하였으며 DDA 를 rail-to-rail 구조로 설계하여 전범위의 입력 신호의 받을 수 있도록 구현하였다. 해당 회로는 TSMC CMOS 0.18um 공정을 사용하여 구현하며, 최대 전압 인가 및 측정 범위는 -0.78V ~ 0.78V 이다. 또한 최대 전류 인가 및 측정 범위는 ±11mA 이다.

TPMS용 송수신회로 칩 설계

김환욱 서경대학교 대학원 2007 국내석사

미국을 비롯한 선진국에서는 이미 차량의 “안전성”과 “편의성”을 획기적으로 향상시킨 지능화된 e-Car로의 발전에 관련된 기술개발에 주력하고 있다. TPMS(Tires Pressure Monitoring System)는 타이어의 공기압과 온도를 감지해 자동차의 전복을 예방하는 안전시스템 이다. 설계한 칩은 TPMS용 무선 센서 모듈에 들어가는 송수신을 위해 사용될 수 있는 칩으로 433.92MHz RF 송신회로와 125kHz의 LF 수신회로가 하나의 칩에 집적되어있다. 실제 TPMS시스템에서 수신은 자주 일어나는 반면 송신은 가끔 일어나게 된다. 이로 인해 전력 소모를 최소화 하기 위해 RF 송신모듈의 stop 모드를 구현했고, LF 수신모듈은 동작시에 1~2uA 정도의 최소 전류만을 소비하도록 최적화 하여 전체적인 소비전력을 줄였다. RF 송신회로에서는 13.56MHz의 입력을 받아 433.92MHz의 출력을 내기위하여 PLL을 이용하였고, 칩과 board간의 특성들에 의한 변화에 대응할 수 있도록 하기 위하여 PLL의 VCO단을 LC oscillator를 사용하고 L값과 C값을 조정할 수 있게 하고, PA(Power Amp)를 비롯한 어려 블록의 전류량을 조정할 수 있게 하는 등의 여러 tuning point들을 만들었다. RF의 데이터 송신은 OOK mode와 FSK mode를 지원하도록 설계 되었다. 실제 테스트는 RF_LF IC와 MCU 칩을 SoC로 구성하여 이루어졌다. 설계한 RF_LF IC 칩은 1poly 3metal standard CMOS 공정을 이용하여 설계되었고 2.2V에서3.6V까지 동작할 수 있다. This paper describes a design of RF transmitter and LF receiver for TPMS(Tire Pressure Monitering System). TPMS is safety system to prevent rollover accident for measure pressure and temperature of tire. Designed RF transmitter includes PLL with LC oscillator which has low phase noise. It outputs 433.92MHz signal and it can be tuned by external inductor and internal capacitor. Designed RF transmitter supports OOK(On Off Keying) mode and also FSK mode. Designed LF receiver consumes low power of only 1~2uA. RF transmitter and LF receiver was integrated one chip. This RF_LF IC was designed with a standard 0.35um 1P 3M CMOS technology and Operated with a supply voltage of 2.2~3.6V.