고 신뢰성 Audio Target 주파수 발생장치에 대한 연구

박창식,한은택,김익재,신동규 한국인터넷정보학회 2023 인터넷정보학회논문지 Vol.24 No.3

The frequency synthesizer performs a simple function of generating the necessary frequency by manipulating the input frequency signal, but stable and precise frequency generation is essential for reliable operation in mechanical equipment such as communication, control, surveillance, medical and military fields. In various fields, analog and digital methods or hybrid methods have been used for frequency synthesis. Especially in the field of communication, a precise frequency synthesizer required for each frequency band from low frequency AF (Audio Frequency) to high frequency microwave is used. In this paper, a highly reliable frequency synthesizer is designed and implemented using FPGA(Field Programmable Gate Array) without using a microprocessor for application to a railway track circuit system using AF frequency. As a result of the experiment, it showed the performance of generating the target frequency with an accuracy of more than 99.999%. The AF-class frequency synthesizer with such high reliability is expected to play an important role in enhancing convenience, such as reducing the waiting time of citizens who use braking and signaling systems and reducing errors in planned operation when used in transportation such as railways and subways. 주파수 합성기는 입력된 주파수 신호를 조작하여 필요한 주파수를 생성하는 단순한 기능을 수행하지만 통신, 제어, 감시, 의료 및군사 분야 등의 기계장비에서 신뢰성 있는 동작을 위해서는 안정적이고 정밀한 주파수 생성이 필수적이다. 다양한 분야에서 주파수합성은 아날로그 방식과 디지털 방식 또는 이를 혼용한 하이브리드 방식이 사용되어 왔으며, 특히 통신 분야에서는 저주파 AF(Audio Frequency)부터 고주파 마이크로파까지 각 주파수 대역에서 필요한 정밀한 주파수 합성기를 사용하고 있다. 본 논문은 AF 주파수를사용하는 철도 궤도회로 시스템에 적용하기 위한 고도의 신뢰성이 보장된 주파수 합성기를 마이크로프로세서 사용 없이 FPGA(Field Programmable Gate Array)의 로직 회로만으로 설계하고 구현하였다. 실험결과 99.999%이상의 정확도로 Target 주파수를 발생시키는성능을 나타내었다. 이러한 고도의 신뢰성을 갖는 AF급 주파수 합성기는 철도, 지하철 등의 교통운송 수단에 사용될 때 제동 및 신호시스템의 안전한 운영과 계획된 운행의 오차가 줄어들어 이를 이용하는 시민의 대기시간 감소와 편의성을 높이는데 중요한 역할을할 것으로 판단된다.

싱글 LC-탱크 전압제어발진기를 갖는 2~6㎓의 광대역 CMOS 주파수 합성기

정찬영(Chan-Young Jeong),유창식(Changsik Yoo) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.9

본 논문은 싱글의 LC-탱크 전압제어발진기(VCO)를 사용한 2∼6㎓의 CMOS 주파수 합성기에 관하여 기술하였다. 광대역에서 동작하는 주파수 합성기 설계를 위해 최적화된 로컬발진기(LO) 신호 발생기를 사용하였다. LO 신호 발생기는 LC-탱크 VCO와 이 신호를 분주하고 혼합하는 방법으로 광대역의 주파수에서 동작하도록 구현하였다. 주파수 합성기는 3차 1-1-1 MASH 타입의 시그마-델타 모듈레이터(SDM)를 사용한 소수 분주 위상잠금루프(PLL)에 기초로 설계되었다. 제안한 주파수 합성기는 0.18㎛ CMOS 공정기술을 사용하여 설계하였고, off-chip 루프 필터를 가지고 0.92㎟의 칩 면적을 차지하며, 1.8V 전원에서 36㎽ 이하의 전력을 소모한다. PLL은 8㎲보다 적은 시간에서 록킹을 완료한다. 위상 잡음은 중심 주파수 신호로부터 1㎒ 오프셋에서 -110㏈c/㎐보다 작다. This paper describes a 2∼6㎓ CMOS frequency synthesizer that employs only one LC-tank voltage controlled oscillator (VCO). For wide-band operation, optimized LO signal generator is used. The LC-tank VCO oscillating in 6∼8㎓ provides the required LO frequency by dividing and mixing the VCO output clocks appropriately. The frequency synthesizer is based on a fractional-N phase locked loop (PLL) employing third-order 1-1-1 MASH type sigma-delta modulator. Implemented in a 0.18㎛ CMOS technology, the frequency synthesizer occupies the area of 0.92㎟with off-chip loop filter and consumes 36㎽ from a 1.8V supply. The PLL is completed in less than 8㎲. The phase noise is -110㏈C/㎐ at 1㎒ offset from the carrier.

고성능 레이다용 저잡음 하이브리드 주파수합성기 설계 및 제작

김동식(Dong-Sik Kim),김종필(Jong-Pil Kim),이주영(Ju-Young Lee),강연덕(Yeon Duk Kang),김선주(Sun-Ju Kim) 한국항공우주학회 2020 韓國航空宇宙學會誌 Vol.48 No.1

본 논문에서는 고성능 레이다를 위한 저잡음, 고안정 성능을 보유한 새로운 구조의 주파수합성기를 설계 및 제작 하였다. 날로 발전하는 스텔스 기능과 고해상도의 SAR 영상을 확보하기 위해서는 높은 주파수 순도와 초저잡음 특성이 요구되고 있으며, 이를 만족하기 위하여 본 연구에서는 DAS, DDS의 장점을 합성한 새로운 하이브리드 주파수합성기를 개발하였으며, 시험을 통하여 그 성능을 확인하였다. 개발된 주파수 합성기는 X대역에서 10% 이상의 운용대역폭을 보유하고 있으며, 1usec 이하의 빠른 주파수변환속도를 보유하고 있다. 또한, X대역 주파수에서 10kHz 옵셋 주파수에서.136dBc/Hz의 우수한 위상잡음을 보유하고 있다. 이는 기존 X대역 레이다용 주파수합성기보다 10dB 이상 개선된 성능이다. 또한, 개발된 하이브리드 주파수합성기에서 생성되는 주파수를 이용하여 L대역과 C대역에서도 활용이 가능하며, 추후 국내 AESA 레이다뿐만 아니라 고해상도 SAR레이다 그리고 고성능 지상레이다에 적용하여 성능개선이 가능하다. Modern radar system requires high spectral purity and low phase noise characteristics for very low RCS target detection and high resolution SAR (Synthetic Aperture Radar) image. This paper presents a new X-band high stable frequency synthesizer for high performance radar system, which combines DAS (Direct Analog Synthesizer) and DDS (Direct Digital Synthesizer) techniques, in order to cope with very low phase noise and high frequency agility requirements. This synthesizer offers more than 10% operating bandwidth in X-band frequency and fast agile time lower than 1 usec. Also, the phase noise at 10kHz offset is lower than –136dBc/Hz, which shows an improvement of more than 10dB compared to the current state of art frequency synthesizer. This architecture can be applied to L-band and C-band application as well. This frequency synthesizer is able to used in modern AESA (Active Electronically Scanned Array) radar system and high resolution SAR application.

Fractional-N PLL (Phase-Locked Loop) 주파수 합성기 설계

김선철,원희석,김영식,Kim Sun-Cheo,Won Hee-Seok,Kim Young-Sik 대한전자공학회 2005 電子工學會論文誌-TC (Telecommunications) Vol.42 No.7

본 논문에서는 900MHz 대역 중저속 무선 통신용 칩에 이용되는 3차 ${\Delta}{\sum}$ modulator를 사용한 Fractional-N PLL 주파수 합성기를 설계 및 제작하였다 우수한 위상노이즈 특성을 얻기 위해 노이즈 특성이 좋은LC VCO를 사용하였다. 그리고 고착시간을 줄이기 위해서 Charge Pump의 펌핑 전류를 주파수 천이 값에 따라 조절할 수 있도록 제작하였고 PFD의 참조 주파수를 3MHz까지 높였다. 또한 참조 주파수를 높이는 동시에 PLL의 최소 주파수 천이 간격을 10KHz까지 줄일 수 있도록 하기위하여 36/37 Fractional-N 분주기를 제작하였다. Fractional Spur를 줄이기 위해서 3차 ${\Delta}{\sum}$ modulator를 사용하였다. 그리고 VCO, Divider by 8 Prescaler, PFD, 및 Charge Pump는 0.25um CMOS공정으로 제작되었으며, 루프 필터는 외부 컴포넌트를 이용한 3차RC 필터로 제작되었다. 그리고 Fractional-N 분주기와 3차 ${\Delta}{\sum}$ modulator는 VHDL 코드로 작성되었으며 Xilinx Spartan2E을 사용한 FPGA 보드로 구현되었다. 측정결과 PLL의 출력 전력은 약 -11dBm이고, 위상노이즈는 100kHz offset 주파수에서 -77.75dBc/Hz이다. 최소 주파수 간격은 10kHz이고, 최대 주파수 천이는 10MHz이고, 최대 주파수 변이 조건에서 고착시간은 약 800us이다. This paper proposes a fractional-N phase-locked loop (PLL) frequency synthesizer using the 3rd order ${\Delta}{\sum}$ modulator for 900MHz medium speed wireless link. The LC voltage-controlled oscillator (VCO) is used for the good phase noise property. To reduce the lock-in time, a charge pump has been developed to control the pumping current according to the frequency steps and the reference frequency is increased up to 3MHz. A 36/37 fractional-N divider is used to increase the reference frequency of the phase frequency detector (PFD) and to reduce the minimum frequency step simultaneously. A 3rd order ${\Delta}{\sum}$ modulator has been developed to reduce the fractional spur VCO, Divider by 8 Prescaler, PFD and Charge pump have been developed with 0.25um CMOS, and the fractional-N divider and the third order ${\Delta}{\sum}$ modulator have been designed with the VHDL code, and they are implemented through the FPGA board of the Xilinx Spartan2E. The measured results show that the output power of the PLL is about -lldBm and the phase noise is -77.75dBc/Hz at 100kHz offset frequency. The minimum frequency step and the maximum lock-in time are 10kHz and around 800us for the maximum frequency change of 10MHz, respectively.

MBOA용 3∼10GHz UWB 주파수합성기의 설계

김동식(Dong-Shik Kim),채상훈(Sang-Hoon Chai) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.2

CMOS IF PLL 주파수합성기 설계

김유환,권덕기,문요섭,박종태,유종근 대한전자공학회 2003 電子工學會論文誌-SD (Semiconductor and devices) Vol.40 No.8

본 논문에서는 CMOS IF PLL 주파수합성기를 설계하였다. 설계된 주파수합성기는 칩 외부에 LC 공진 회로를 원하는 값에 맞게 바꿈으로써 다양한 중간 주파수에서 동작 가능하다. VCO는 자동진폭조절 기능을 갖도록 설계하여 LC 공진회로의 Q-factor에 무관하게 일정한 진폭의 출력을 발생한다. 설계된 주파수분주기는 8/9 또는 16/17 dual-modulus prescaler를 포함하며, 다양한 응용분야에 적용 가능하도록 외부 직렬데이터에 의해 동작 주파수를 프로그램할 수 있도록 하였다. 설계된 회로는 0.35㎛ n-well CMOS 공정을 사용하여 제작되었으며, 제작된 IC의 성능을 측정한 결과 260㎒의 동작주파수에서 위상잡음은 -114dBc/Hz@100kHz 이고 lock time은 300㎲보다 작다. 설계된 회로는 3V의 전원전압에서 16mW의 전력을 소모하며, 칩 면적은 730㎛×950㎛이다. This paper describes a CMOS IF PLL frequency synthesizer. The designed frequency synthesizer can be programmed to operate at various intermediate frequencies using different external LC-tanks. The VCO with automatic amplitude control provides constant output power independent of the Q-factor of the external LC-tank. The designed frequency divider includes an 8/9 or 16/17 dual-modulus prescaler and can be programmed to operate at different frequencies by external serial data for various applications. The designed circuit is fabricated using a 0.35${\mu}{\textrm}{m}$ n-well CMOS process. Measurement results show that the phase noise is 114dBc/Hz@100kHz and the lock time is less than 300$mutextrm{s}$. It consumes 16mW from 3V supply. The die area is 730${\mu}{\textrm}{m}$$\times$950${\mu}{\textrm}{m}$.

협대역 IoT 무선통신용 주파수합성기의 성능 개선 연구

김동식(Dong Shik Kim),채상훈(Sang Hoon Chai) 호서대학교 공업기술연구소 2018 공업기술연구 논문집 Vol.37 No.1

IoT 센서노드 무선통신부에 내장하기 위한 900MHz RF 주파수합성기를 0.18㎛ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 PLL 차지펌프의 전류를 여러 가지로 변할 수 있게 설계하여 잡음 특성을 개선하였다. 시뮬레이션 결과 차지펌프 출력 전류를 3비트 바이너리 제어 신호 0b001 ~ 0b111에 따라 0.05 ~ 0.3㎃로 변화 시켰을 때 루프 대역폭 내의 PLL 위상잡음은 10KHz 오프셋 주파수에서 -59.23 ~ -66.33dBc/Hz로 출력 전류가 증가함에 따라 우수한 위상잡음 특성을 나타내었다. In this paper, we have designed a 900MHz RF frequency synthesizer for IoT wireless communication chip using 0.18μm silicon CMOS technology. In order to obtain high speed and low noise characteristics, we focused on optimization of PLL circuit design. In particular, we designed the charge pump output current to be variable to improve noise characteristics. As a result of the simulation, the charge pump output current can be varied from 0.05 to 0.3 mA according to the 3-bit binary control signals 0b001 to 0b111. According to varying output current of the charge pump, characteristics of phase noises were obtained from -59.23 to -66.33dBc/Hz at the 10KHz offset frequency. It shows that in-band phase noise is improved according to increasing of the output current.

RF PLL용 26GHz 가변 정수형 주파수분할기의 설계

김호길(Ho-Gil Kim),채상훈(Sang-Hoon Chai) 대한전자공학회 2012 전자공학회논문지 Vol.49 No.9

RF PLL용 프로그램 가능한 14GHz 주파수분할기의 설계

강호용(Ho-Yong Kang),채상훈(Sang-Hoon Chai) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.1

MBOA 등 UWB 시스템에 적용하기 위한 프로그램 가능한 RF PLL용 주파수분할기를 0.18㎛ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 주파수 분할기 단위요소를 수퍼다이나믹 회로를 사용하여 설계하였으며, 프로그램 가능한 분할비를 얻기 위하여 스위치 단을 사용하였다. 또한 다이나믹 회로가 갖고 있는 주파수 대역의 제한 문제를 해결하기 위하여 주파수 분할기 단위요소 회로에 사용하는 부하저항의 크기를 변경하는 방법을 사용하였다. 설계된 회로에 대하여 시뮬레이션해 본 결과 동작 주파수 범위는 1~14GHz 범위로서 빠르고 넓은 주파수 대역의 동작 특성을 보였다. This paper describes design of a programmable frequency synthesizer for RF PLL with 0.18㎛ silicon CMOS technology being used as an application of the UWB system like MBOA. To get good performance of speed and noise super dynamic circuits was used, and to get programmable division ratio switching circuits was used. Especially to solve narrow bandwidth problem of the dynamic circuits load resistance value of unit divider block was varied. Simulation results of the designed circuit shows very fast and wide operation characteristics as 1~14GHz frequency range.

USN 센서노드용 5.0㎓ 광대역 RF 주파수합성기의 설계

강호용(Ho-Yong Kang),김내수(Nae-Soo Kim),채상훈(Sang-Hoon Chai) 대한전자공학회 2008 電子工學會論文誌-CI (Computer and Information) Vol.45 No.6

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0㎓ 광대역 RF 주파수 합성기를 0.18㎛ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, Σ-Δ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 저전력 및 광대역 튜닝 범위를 확보하였다. 설계된 칩의 크기는 1.1*0.7㎟이며, IP로 활용하기 위한 코어부분의 크기는 1.0*0.4㎟이다. 2가지 종류의 주파수합성기를 설계한 다음 모의실험을 통하여 비교 분석해 본 결과 일부 특성만 개선한다면 IP로써 사용하는데 문제가 없을 것으로 나타났다. This paper describes implementation of the 5.0㎓ RF frequency synthesizer with 0.18㎛ silicon CMOS technology being used as an application of the IEEE802.15.4 USN sensor node transceiver modules. To get good performance of speed and noise, design of the each module like VCO, prescaler, 1/N divider, fractional divider with Σ-Δ modulator, and common circuits of the PLL has been optimized. Especially to get good performance of speed, power consumption, and wide tuning range, N-P MOS core structure has been used in design of the VCO. The chip area including pads for testing is 1.1*0.7 ㎟, and the chip area only core for IP in SoC is 1.0*0.4㎟. Through comparing and analysing of the designed two kind of the frequency synthesizer, we can conclude that if we improve a litter characteristics there is no problem to use their as IPs.