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I 형 게이트 내방사선 n-MOSFET 구조 설계 및 특성분석
이민웅,조성익,이남호,정상훈,김성미,Lee, Min-woong,Cho, Seong-ik,Lee, Nam-ho,Jeong, Sang-hun,Kim, Sung-mi 한국정보통신학회 2016 한국정보통신학회논문지 Vol.20 No.10
본 논문에서는 일반적인 실리콘 기반 n-MOSFET(n-type Metal Oxide Semiconductor Field Effect Transistor)의 절연 산화막 계면에서 방사선으로부터 유발되는 누설전류 경로를 차단하기 위하여 I형 게이트 n-MOSEFT 구조를 제안하였다. I형 게이트 n-MOSFET 구조는 상용 0.18um CMOS(Complementary Metal Oxide Semiconductor) 공정에서 레이아웃 변형 기법을 이용하여 설계되었으며, ELT(Enclosed Layout Transistor)와 DGA(Dummy Gate-Assisted) n-MOSFET와 같은 레이아웃 변형 기법을 사용한 기존 내방사선 전자소자의 구조적 단점을 개선하였다. 따라서, 기존 구조와 비교하여 반도체 칩 제작에서 회로 설계의 확장성을 확보할 수 있다. 또한, 내방사선 특성 검증을 위하여 TCAD 3D(Technology Computer Aided Design 3-dimension) tool을 사용하여 모델링과 모의실험을 수행하였고, 그 결과 I형 게이트 n-MOSFET 구조의 내방사선 특성을 확인하였다. In this paper, we proposed a I-gate n-MOSFET (n-type Metal Oxide Semiconductors Field Effect Transistor) structure in order to mitigate a radiation-induced leakage current path in an isolation oxide interface of a silicon-based standard n-MOSFET. The proposed I-gate n-MOSFET structure was designed by using a layout modification technology in the standard 0.18um CMOS (Complementary Metal Oxide Semiconductor) process, this structure supplements the structural drawbacks of conventional radiation-tolerant electronic device using layout modification technology such as an ELT (Enclosed Layout Transistor) and a DGA (Dummy Gate-Assisted) n-MOSFET. Thus, in comparison with the conventional structures, it can ensure expandability of a circuit design in a semiconductor-chip fabrication. Also for verification of a radiation-tolerant characteristic, we carried out M&S (Modeling and Simulation) using TCAD 3D (Technology Computer Aided Design 3-dimension) tool. As a results, we had confirmed the radiation-tolerant characteristic of the I-gate n-MOSFET structure.
고속 방전·충전 스위칭 전원차단회로 설계 제작 및 특성분석
이민웅,조성익,이남호,정상훈,Lee, Min-woong,Cho, Seong-ik,Lee, Nam-ho,Jeong, Sang-hun 한국정보통신학회 2017 한국정보통신학회논문지 Vol.21 No.5
In this paper, we proposed a novel crowbar circuit for high-speed discharge charge switching to solve discharge charge-time delay of supply voltage in the conventional crowbar circuit. The proposed circuit is designed to increase the charge-speed after high-speed discharge of supply voltage, thereby reducing the time exposed to radiation damage and, the normal operation time of electronic system after passing the pulse radiation. The simulation of the discharge charge-times before the implement of the hardware is conducted using Cadence's pspice tool, and DUT (Device Under Test) board is fabricated in the device level. The comparison measurement of the crowbar circuits is performed on the satellite-electronic device for 24V. As the result, we confirmed the high-speed function of the proposed circuit by improvement of the discharge-speed 96.8% and the charge-speed 27.3% as compared with the conventional circuit. 본 논문에서는 기존 전원차단회로의 공급전원 차단 복귀 시간 지연 문제를 해결하기 위하여 고속 방전 충전 스위칭 기능을 갖는 새로운 전원차단회로를 제안하였다. 제안된 전원차단회로는 공급전원 고속 차단 후 복귀(충전) 속도를 증가시키도록 설계함으로써 전자시스템의 방사선 노출 시간과 펄스 방사선이 지나간 후 정상동작하기 위한 시간을 줄였다. 하드웨어를 구현하기 전 방전 충전 시간의 시뮬레이션은 Cadence 사의 pspice tool을 이용하여 진행하였으며 소자레벨에서 DUT(Device Under Test) 보드를 제작하였다. 전원차단회로의 비교 측정은 24V용 인공위성 전자소자를 대상으로 수행되었다. 그 결과, 제안된 회로는 기존 회로에 비하여 방전속도 96.8%, 복귀속도 27.3% 향상으로 고속 기능이 구현됨을 확인하였다.
총이온화선량 효과에 내성을 갖는 CMOS NOR 게이트 설계 및 검증
이민웅(Minwoong Lee),이남호(Namho Lee),김종열(Jongyeol Kim),황영관(Younggwan Hwang),김영웅(Youngwoong Kim),송근영(Keunyoung Song),조성익(Seongik Cho) 대한전기학회 2021 대한전기학회 학술대회 논문집 Vol.2021 No.10
총이온화선량(Total ionizing dose, TID) 효과는 원전이나 우주 환경에서 누적방사선에 의한 전자부품의 성능저하 및 오동작의 피해를 발생시킨다. 특히, CMOS 기반의 집적회로에서 n형 MOSFET은 이러한 TID 효과에 취약한 특성을 갖는다. 누적방사선 증가에 따라 n형 MOSFET는 누설전류가 증가하고 전자 회로 및 장치 전체에 비이상적인 특성을 유발한다. 결국, 방사선 환경 노출된 전자장치가 정상적인 기능을 수행하기 위해서는 TID 효과에 대한 내성을 확보해야한다. 본 논문에서는 0.18㎛ CMOS 벌크공정에서 누적방사선에 취약한 n-MOSFET의 내성강화 구조를 적용하여 로직회로 중 NOR 게이트를 설계·제작하였으며 방사선 실측평가를 통하여 누적방사선량 20 kGy(Si)까지 내성을 검증하였다.