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데이타 의존적 반복문과 조건문을 위한 컴파일 시간 스케쥴링 기법
하순회(Soonhoi Ha) 한국정보과학회 1995 정보과학회논문지 Vol.22 No.8
병렬연산 시스템에서 자원을 효과적으로 활용하기 위하여 태스크들을 프로세서에 분배하고 동작 순서를 결정하는 스케쥴링이 필요하다. 프로그램의 수행도중에 이러한 스케쥴링을 수행하는 동적 스케쥴링 기법에서는 스케쥴링을 위한 하드웨어나 소프트웨어의 오버헤드가 크다. 반면에, 태스크들의 분배나 수행 순서를 프로그램을 컴파일 할 때의 정적으로 결정하는 정적 스케쥴링 기법을 사용하기 위해서는 각 태스크들의 수행시간이나 다른 태스크와의 통신량같은 특성들(프로파일이라고 정의함)이 미리 알려져 있어야 한다. 조건문이나 데이타 의존적인 반복구문의 경우에는 프로파일이 정적으로 정의될 수 없으므로 정적 스케쥴링 기법으로 다루기에 적합하지 않다. 본 논문에서는 스케쥴링 오버헤드를 최소화하기 위하여 이와같은 동적인 구문을 어떻게 컴파일 스케쥴링 기법에서 취급할 것인가를 살펴본다. 제안하는 기법을 각 동적구문의 특성에 대한 통계학적인 예측이 가능한 것을 가정하며 한 프로그램에서 동적인 구문의 비율이 크지 않은 경우에 효과적이다. To achieve the maximal utilization of resource in a multiprocessor system, we have to schedule tasks (actors of a dataflow graph) onto processors optimally. Scheduling consists of assigning tasks into processors and ordering them within the processors. While all scheduling decisions can be made at runtime, it costs too much runtime overhead to be adopted in most real systems. Hence, compile-time decisions are made for assigning and/or ordering tasks into processors in order to reduce the runtime overhead. Compile time decisions are based on the known profiles which are available for each task at compile time. The profile of a task, which is defined as the information necessary for scheduling, consists of, for example, execution time, communication patterns, and so on. However, a dynamic construct, such as a conditional and a data-dependent iteration, makes the profile of the task non-deterministic at run time. For those constructs, we have to assume the profiles somehow at compile-time. We illustrate how to determine the profiles of conditionals and data-dependent itertaions under the assumption that the runtime statistics are available at compile-time. Our decisions on the profiles of dynamic constructs are shown to be optimal under some bold assumptions, and expected to be near-optimal in most cases. We presents the preliminary results on the performance with synthetic examples.
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태스크의 최적할당이 연결망의 통신량에 미치는 효과에 대한 분석
하순회(Soonhoi Ha) 한국정보과학회 1995 정보과학회논문지 Vol.22 No.4
병렬연산 시스템에서는 빠른 수행을 위하에 프로그램을 병렬적으로 수행할 수 있는 태스크들을 N개의 가상프로세서로 분배하고 가상프로세서를 실제프로세서에 할당하는 스케쥴링 작업이 필요하다. 프로세서간의 통신때문에 발생하는 오버헤드가 무시할 수 없는 부분을 차지하므로 이를 줄이거나 극복하기 위한 노력들이 연구되고 있다. 이 오버헤드를 줄이기 위하여 프로세서간의 통신링크의 총 트래픽을 최소화 하도록 가상프로세서를 실제프로세서에 할당하는 기법을 사용할 수 있다. 즉, 가까이 위치한 프로세서에 서로 통신요구량이 많은 가상프로세서들을 할당하도록 한다. 이 논문에서는 이와같은 최적의 할당기법을 사용함으로써 랜덤하게 할당하는 경우에 비하여 연결망의 총 통신량을 얼마나 감소시킬 수 있는지 수리적으로 분석하고 모의실험을 통하여 수리적인 분석의 타당성을 점검하였다. 효과적인 병렬 스케쥴링을 위하여서는 최적할당을 위한 알고리즘 수행시간과 기대되는 통신량의 감소를 비교하여 최적할당 기법의 사용여부를 결정하도록 하여야 한다. Balancing the loads of processors by partitioning the tasks into N virtual processors and assigning these virtual processors to N physical processors is a major task of the scheduling of a parallel processing system. Since the interprocessor communication(IPC) overhead may degrade the efficiency of the load balancing, active studies have been performed to reduce or to hide the IPC overhead. One technique is to assign the virtual processors to the physical processors such that the total traffic requirements are minimized over the interconnection network. That is, two virtual processors with heavy communication requirements are assigned to physical processors as close as possible. In this paper, we evaluate analytically how much the network traffic is reduced by an optimal assignment over a random assignment. Our analysis will be supported by simulation. In order to apply an assignment algorithm to real applications, its effectiveness and its overhead should be compromised.
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빠른 하드웨어/소프트웨어 통합합성을 위한 데이타플로우 명세로부터의 하드웨어 합성
정현욱,하순회 한국정보과학회 2005 정보과학회논문지 : 시스템 및 이론 Vol.32 No.5
This paper concerns automatic hardware synthesis from data flow graph (DFG) specification for fast HW/SW cosynthesis. A node in DFG represents a coarse grain block such as FIR and DCT and a port in a block may consume multiple data samples per invocation, which distinguishes our approach from behavioral synthesis and complicates the problem. In the presented design methodology, a dataflow graph with specified algorithm can be mapped to various hardware structures according to the resource allocation and schedule information. This simplifies the management of the area/performance tradeoff in hardware design and widens the design space of hardware implementation of a dataflow graph compared with the previous approaches. Through experiments with some examples, the usefulness of the proposed technique is demonstrated. 이 논문에서는 빠른 하드웨어/소프트웨어 통합합성을 위해 데이타플로우 그래프(DFG: Dataflow Graph)로부터 하드웨어를 자동으로 합성하는 내용을 다룬다. 이 데이타플로우 그래프에서 노드는 FIR(Finite Impulse Response) 필터나 DCT(Discrete Cosine Transform) 블록과 같이 크기가 어느 정도 되는 하드웨어 블록을 나타내며, 이 노드의 포트는 한번 수행할 때마다 하나 이상의 데이타 샘플을 주고 받을 수 있다. 즉, 멀티레이트 데이타 샘플(multi-rate data sample)을 교환한다. 이러한 특성들은 기존의 Behavioral Synthesis와 구별되는 점이며, 따라서 Behavioral Synthesis보다 어려운 문제가 된다. 본 논문에서 제안하는 설계 방법을 사용하면 알고리즘을 명세하는 데이타플로우 그래프는 하드웨어 리소스의 할당과 스케줄 정보에 따라 다양한 하드웨어 구조로 매핑될 수 있다. 따라서 하드웨어 설계시에 면적/성능 트레이드오프 관계를 손쉽게 관리할 수 있으며, 하드웨어를 자동으로 합성하는 기존의 방식보다 구현 가능한 하드웨어 설계 공간을 더욱 넓혀주는 효과를 거둘 수 있다.
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온 칩 버스 구조와 메모리 할당에 대한 효율적인 설계 공간 탐색
김성찬,하순회,임채석 한국정보과학회 2005 정보과학회논문지 : 시스템 및 이론 Vol.32 No.2
시스템 수준 설계에서 계산 부분과 통신 부분의 분리는 프로세서의 선택이나 기능 블록의 프로세서에 대한 할당 결과에 관계없이 설계자로 하여금 독립적인 통신 구조의 설계 공간 탐색을 가능하게 해준다. 본 논문은 버스 기반의 온 칩 통신 구조와 메모리 할당의 최적화를 위한 2단계 설계 공간 탐색 방법을 제안한다. 제안된 설계 공간 탐색 방법은 정적 성능 예측 방법을 사용하여 통신 구조에 대한 방대한 설계 공간을 빠르고 효과적으로 줄인다. 이렇게 축소된 통신 구조들의 설계 공간에 대해서는 정확한 성능 예측을 위하여 프로세서들의 메모리 트레이스를 이용한 트레이스 기반 시뮬레이션을 적용한다. 프로세서들의 동시적인 접근에 의한 버스의 충돌은 프로세서간 공유 메모리뿐 아니라 프로세서의 로컬 메모리에서도 기인하므로 메모리 할당 또한 중요하게 다루어져야 하는 부분이다. 제안된 설계 공간 탐색 방법의 효율성은 4-채널 DVR과 OFDM DVB-T용 수신기 내부의 이퀄라이저 부분을 이용하여 검증하였다. Separation between computation and communication in system design allows the system designer to explore the communication architecture independently of component selection and mapping. In this paper we present an iterative two-step exploration methodology for bus-based on-chip communication architecture and memory allocation, assuming that memory traces from the processing elements are given from the mapping stage. The proposed method uses a static performance estimation technique to reduce the large design space drastically and quickly, and applies a trace-driven simulation technique to the reduced set of design candidates for accurate performance estimation. Since local memory traffics as well as shared memory traffics are involved in bus contention, memory allocation is considered as an important axis of the design space in our technique. The viability and efficiency of the proposed methodology are validated by two real-life examples, 4-channel digital video recorder (DVR) and an equalizer for OFDM DVB-T receiver.
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