http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 저자 : 최채형(Chae-Hyoung Choi) (검색결과 6 건)
- 무료
- 기관 내 무료
- 유료
-
멀티레벨 낸드 플래쉬 메모리 프로그램 포화 영역에서의 IPD 층에 트랩된 전하의 손실 효과에 의한 문턱 전압 저하 특성에 대한 연구
최채형,최득성,정승현,Choi, Chae-Hyoung,Choi, Deuk-Sung,Jeong, Seung-Hyun 한국마이크로전자및패키징학회 2017 마이크로전자 및 패키징학회지 Vol.24 No.3
본 연구에서는 멀티 레벨 플래쉬 메모리 셀의 프로그램 포화영역에서 트랩된 전하 손실 효과에 의한 데이터 보유 특성에 대한 연구를 진행하였다. Incremental Step Pulse Programming(ISPP) 방식에 의한 전압 인가 시 셀의 문턱 전압은 선형적으로 증가하다 일정 수준 이상의 전압에 도달하면 더 이상 증가 하지 않는 현상을 문턱 전압 포화 현상이라고 한다. 이는 프로그램 시 플로팅 게이트에 축적된 전하가 Inter-Poly Dielectric(IPD) 층을 통해 컨트롤 게이트로 빠져 나가는 것에 원인이 있다. 본 연구는 열적 스트레스에 의한 문턱 전압의 보유 특성이 선형 영역에서보다 포화 영역에서 심각하게 저하되는 현상의 원인규명에 대한 연구이다. 이를 평가하기 위해 프로그램 후 데이터 보유(data retention) 특성 평가 및 반복 읽기 측정을 진행하였다. 또한 여러 가지 측정 패턴을 이용한 측정 조건 분리 실험을 통해 검증하였다. 그 결과 포화 영역에서의 문턱 전압 저하 특성의 원인은 포화 시 가해진 높은 전압에 의해 플로팅 게이트와 컨트롤 게이트 사이의 인터 폴리 절연막 IPD 층의 질화막에 트랩된 전자의 손실 효과인 것으로 나타났다. IPD 층의 질화막에 전하 트랩 현상이 발생하고 열적 스트레스가 가해진 후 트랩된 전하가 다시 빠져 나오면서 문턱 전압의 저하가 발생하고 이는 소자의 신뢰성에 나쁜 영향을 미친다. 낸드 플래쉬 메모리 셀의 프로그램 포화 영역 문턱 전압을 증가시키기 위해서는 질화막에 트랩된 전하의 손실을 고려하여 플로팅 게이트의 전하저장 능력을 향상시켜야 하며 IPD 막에 대한 주의 깊은 설계가 필요하다. This research scrutinizes the data retention characteristics of the MLC NAND Flash Memory instigated by the loss effect of trapped charge when the memory is in the state of program saturation. It is attributed to the threshold voltage saturation phenomenon which engenders an interruption to the linear increase of the voltage in the memory cell. This phenomenon is occasioned by the outflow of the trapped charge from the floating gate to the control gate, which has been programmed by the ISPP (Incremental Step Pulse Programming), via Inter-Poly Dielectric (IPD). This study stipulates the significant degradation of thermal retention characteristics of threshold voltage in the saturation region in contrast to the ones in the linear region. Thus the current study evaluates the data retention characteristics of voltage after the program with a repeated reading test in various measurement conditions. The loss effect of trapped charge is found in the IPD layer located between the floating gate and the control gate especially in the nitride layer of the IPD. After the thermal stress, the trapped charge is de-trapped and displays the impediment of the characteristic of reliability. To increase the threshold saturation voltage in the NAND Flash Memory, the storage ability of the charge in the floating gate must be enhanced with a well-thought-out designing of the module in the IPD layer.
-
3차원 SONOS 낸드 플래쉬 메모리 셀 적용을 위한 String 형태의 폴리실리콘 박막형 트랜지스터의 특성 연구
최채형,최득성,정승현,Choi, Chae-Hyoung,Choi, Deuk-Sung,Jeong, Seung-Hyun 한국마이크로전자및패키징학회 2017 마이크로전자 및 패키징학회지 Vol.24 No.3
본 논문은 3차원 낸드 플래쉬 기억 소자에 적용을 위해 소노스(SONOS) 형태로 기억 저장 절연막을 채용하고 채널로 폴리실리콘을 사용한 박막형 트랜지스터에 대해 연구하였다. 셀의 source/drain에는 불순물을 주입 하지 않았고, 셀 양 끝단에는 선택 트랜지스터를 배치하였다. 셀의 채널과 선택 트랜지스터의 source/drain 불순물 농도 변화에 대한 평가를 진행하여 공정 최적화를 하였다. 선택 트랜지스터의 농도 증가 시 채널 전류의 상승 및 삭제특성이 개선됨을 확인 하였는데 이는 GIDL에 의한 홀 생성이 증가하였기 때문이다. 최적화된 공정 변수에 대해 삭제와 쓰기 후 문턱전압의 프로그램 윈도우는 대략 2.5V를 얻었다. 터널 산화막 공정 온도에 대한 평가 결과 온도 증가 시 swing 및 신뢰성 항목인 bake 결과가 개선됨을 확인하였다. In this paper, we have studied the characteristics of NAND Flash memory in SONOS Poly-Si Thin Film Transistor (Poly-Si TFT) device. Source/drain junctions(S/D) of cells were not implanted and selective transistors were located in the end of cells. We found the optimum conditions of process by means of the estimation for the doping concentration of channel and source/drain of selective transistor. As the doping concentration was increased, the channel current was increased and the characteristic of erase was improved. It was believed that the improvement of erase characteristic was probably due to the higher channel potential induced by GIDL current at the abrupt junction. In the condition of process optimum, program windows of threshold voltages were about 2.5V after writing and erasing. In addition, it was obtained that the swing value of poly Si TFT and the reliability by bake were enhanced by increasing process temperature of tunnel oxide.
-
-
-
-
트랜치 구조 및 강자성체 박막을 이용한 홀 센서의 감도 대칭성 구현
박재성(Jae-Sung Park),최채형(Chae-Hyoung Choi) 대한전자공학회 2008 電子工學會論文誌-SC (System and control) Vol.45 No.4
일반적으로 종래의 3 차원 홀 센서는 일반적으로 Bz에 대한 감도가 Bx, By에 대한 감도의 약 1/10정도에 그친다. 따라서 본 연구에서는 새로운 구조를 갖는 3 차원 홀 센서를 제안하였다. 이방성 식각을 이용하여 트랜치를 형성함으로써 감도를 약 6배 증가시켰다. 또한 자속을 집속시키기 위하여 웨이퍼 후면에 강자성체 박막을 증착시킴으로써 Bz에 대한 감도를 Bx, By에 대한 감도의 약 80%정도로 증가시켰다. 제작된 센서의 감도는 각각 361V/AㆍT, 335V/AㆍT, 그리고 286V/AㆍT로 측정되었다. 센서는 360° 회전체에 대해 사인파의 출력을 가졌다. 패키징 된 센서의 감응부의 면적은 1.2×1.2㎟이었다. 센서의 선형성은 오차가 ±3%로 우수하였다. 제작된 센서의 분해능은 약 1×10<SUP>-5</SUP>T였다. Generally, for conventional 3-D Hall sensor it is general that the sensitivity for Bz is about 1/10 compared with those for Bx or By. Therefore, in this work, we proposed 3-D Hall sensor with new structures. We have increased the sensitivity about 6 times to form the trench using anisotropic etching. And we have increased the sensitivity for the Bz by 80 % compared with those of Bx and By using deposition of the ferromagnetic thin films on the bottom surface of the wafer to concentrate the magnetic fluxes. Sensitivities of the fabricated sensor with Ni/Fe film for Bx, By, and Bz were measured as 361㎷/T, 335㎷/T, and 286㎷/T, respectively. It has also showed sine wave of Hall voltages over a 360° rotation. A packaged sensing part was 1.2×1.2㎟. The measured linearity of the sensor was within ±3% of error. Resolution of the fabricated sensor was measured by 1×10<SUP>-5</SUP>T.
ScienceON
스콜라연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
