모듈러 역원 연산의 확장 가능형 하드웨어 구현

최준백,신경욱 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.3

몽고메리 모듈러 역원 연산을 확장 가능형 하드웨어로 구현하기 위한 방법에 대해 기술한다. 제안되는 확장 가능형 구조는워드 (32-비트) 단위로 연산을 수행하는 처리요소의 1차원 배열 구조를 가지며, 사용되는 처리요소의 개수에 따라 성능과 하드웨어 크기를 조절할 수 있다. 설계된 확장 가능형 몽고메리 모듈러 역원기를 Spartan-6 FPGA 소자에 구현하여 하드웨어동작을 검증하였다. 설계된 역원기를 180-nm CMOS 표준 셀로 합성한 결과, 사용되는 처리요소의 개수 1~10에 따라 동작주파수는 167~131 MHz, 게이트 수는 60,000~91,000 GEs (gate equivalents)로 평가되었다. 256 비트 모듈러 역원 연산의경우, 처리요소의 개수 1~10에 따라 평균 18.7~118.2 Mbps의 연산성능을 갖는 것으로 예측되었다. 제안된 확장 가능형 모듈러 역원 연산기는 사용되는 처리요소의 개수에 따라 연산성능과 게이트 수 사이에 교환조건이 성립하며, 따라서 응용분야에서 요구되는 연산성능과 하드웨어 요구량에 최적화된 모듈러 역원 연산회로를 구현할 수 있다. This paper describes a method for scalable hardware implementation of modular inversion. The proposed scalablearchitecture has a one-dimensional array of processing elements (PEs) that perform arithmetic operations in 32-bit word,and its performance and hardware size can be adjusted depending on the number of PEs used. The hardware operationof the scalable processor for modular inversion was verified by implementing it on Spartan-6 FPGA device. As a resultof logic synthesis with a 180-nm CMOS standard cells, the operating frequency was estimated to be in the range of 167to 131 MHz and the gate counts were in the range of 60,000 to 91,000 gate equivalents when the number of PEs wasin the range of 1 to 10. When calculating 256-bit modular inverse, the average performance was 18.7 to 118.2 Mbps,depending on the number of PEs in the range of 1 to 10. Since our scalable architecture for computing modular inversionin GF(p) has the trade-off relationship between performance and hardware complexity depending on the number of PEsused, it can be used to efficiently implement modular inversion processor optimized for performance and hardwarecomplexity required by applications.

타원곡선 기반 공개키 암호 시스템 구현을 위한 Scalable ECC 프로세서

최준백,신경욱 한국정보통신학회 2021 한국정보통신학회논문지 Vol.25 No.8

A scalable ECC architecture with high scalability and flexibility between performance and hardware complexity is proposed. For architectural scalability, a modular arithmetic unit based on a one-dimensional array of processing element (PE) that performs finite field operations on 32-bit words in parallel was implemented, and the number of PEs used can be determined in the range of 1 to 8 for circuit synthesis. A scalable algorithms for word-based Montgomery multiplication and Montgomery inversion were adopted. As a result of implementing scalable ECC processor (sECCP) using 180-nm CMOS technology, it was implemented with 100 kGEs and 8.8 kbits of RAM when , and with 203 kGEs and 12.8 kbits of RAM when . The performance of sECCP with and was analyzed to be 110 PSMs/sec and 610 PSMs/sec, respectively, on P256R elliptic curve when operating at 100 MHz clock. 성능과 하드웨어 복잡도 사이에 높은 확장성과 유연성을 갖는 확장 가능형 ECC 구조를 제안한다. 구조적 확장성을 위해 유한체 연산을 32 비트 워드 단위로 병렬 처리하는 처리요소의 1차원 배열을 기반으로 모듈러 연산회로를 구현하였으며, 사용되는 처리요소의 개수를 1~8개 범위에서 결정하여 회로를 합성할 수 있도록 설계되었다. 이를 위해 워드 기반 몽고메리 곱셈과 몽고메리 역원 연산의 확장 가능형 알고리듬을 적용하였다. 180-nm CMOS 공정으로 확장 가능형 ECC 프로세서 (sECCP)를 구현한 결과, 인 경우에 100 kGE와 8.8 kbit의 RAM으로 구현되었고, 인 경우에는 203 kGE와 12.8 kbit의 RAM으로 구현되었다. sECCP가 100 MHz 클록으로 동작하는 경우, 인 경우와 인 경우의 P256R 타원곡선 상의 점 스칼라 곱셈을 각각 초당 110회, 610회 연산할 수 있는 것으로 분석되었다.

몽고메리 모듈러 곱셈기의 확장 가능형 하드웨어 구현

최준백(Jun-Baek Choi),신경욱(Kyung-Wook Shin) 대한전자공학회 2020 대한전자공학회 학술대회 Vol.2020 No.11

GF(p) 상의 몽고메리 모듈러 역원 연산을 위한 scalable 구조

최준백(Jun-baek Choi),신경욱(Kyung-wook Shin) 한국정보통신학회 2020 한국정보통신학회 종합학술대회 논문집 Vol.24 No.1

무작위 천이규칙을 갖는 셀룰러 오토마타 기반 참난수 발생기

최준백(Jun-Beak Choi),신경욱(Kyung-Wook Shin) 한국전기전자학회 2020 전기전자학회논문지 Vol.24 No.1

정보보안 응용을 위한 참난수 발생기(true random number generator; TRNG)의 하드웨어적 구현에 대하여 기술한다. 셀룰러 오토마타에 무작위 천이규칙을 도입하고, 매 시간단계마다 다른 천이규칙이 적용되는 새로운 방법을 제안하였다. 설계된 참난수 발생기를 Spartan-6 FPGA 소자에 구현하고, 100 MHz 동작 주파수에서 난수 생성동작을 검증하였다. FPGA 소자에 구현된 참난수 발생기로부터 10×10<SUP>7</SUP> 비트의 난수 데이터를 추출하여 NIST SP 800-22 테스트를 통해 생성된 난수 데이터의 무작위 성능을 검증하였으며, 15개의 테스트 항목 모두 기준을 충족하는 것으로 확인되었다. 본 논문의 참난수 발생기는 Spartan-6 FPGA 소자의 139 슬라이스로 구현되었고, 100 MHz 동작 주파수에서 600 Mbps의 참난수 생성 성능을 갖는다. This paper describes a hardware implementation of a true random number generator (TRNG) for information security applications. A new approach for TRNG design was proposed by adopting random transition rules in cellular automata and applying different transition rules at every time step. The TRNG circuit was implemented on Spartan-6 FPGA device, and its hardware operation generating random data with 100 MHz clock frequency was verified. For the random data of 2×10<SUP>7</SUP> bits extracted from the TRNG circuit implemented in FPGA device, the randomness characteristics of the generated random data was evaluated by the NIST SP 800-22 test suite, and all of the fifteen test items were found to meet the criteria. The TRNG in this paper was implemented with 139 slices of Spartan-6 FPGA device, and it offers 600 Mbps of the true random number generation with 100 MHz clock frequency.

무작위 천이 규칙을 갖는 Cellular Automata 기반 TRNG

최준백(Jun-baek Choi),신경욱(Kyung-wook Shin) 한국정보통신학회 2019 한국정보통신학회 종합학술대회 논문집 Vol.23 No.2

확장 가능형 몽고메리 모듈러 곱셈기

최준백(Jun-Baek Choi),신경욱(Kyung-Wook Shin) 한국전기전자학회 2021 전기전자학회논문지 Vol.25 No.4

몽고메리 모듈러 곱셈의 유연한 하드웨어 구현을 위한 확장 가능형 아키텍처를 기술한다. 처리요소 (processing element; PE)의 1차원 배열을 기반으로 하는 확장 가능형 모듈러 곱셈기 구조는 워드 병렬 연산을 수행하며, 사용되는 PE 개수 NPE에 따라 연산 성능과 하드웨어 복잡도를 조정하여 구현할 수 있다. 제안된 아키텍처를 기반으로 SEC2에 정의된 8가지 필드 크기를 지원하는 확장 가능형 몽고메리 모듈러 곱셈기(scalable Montgomery modular multiplier; sMM) 코어를 설계했다. 180-㎚ CMOS 셀 라이브러리로 합성한 결과, sMM 코어는 NPE=1 및 NPE=8 인 경우에 각각 38,317 등가게이트 (GEs) 및 139,390 GEs로 구현되었으며, 100 ㎒ 클록으로 동작할 때, NPE=1 인 경우에 57만회/초 및 NPE=8인 경우에 350만회/초의 256-비트 모듈러 곱셈을 연산할 수 있는 것으로 평가되었다. sMM 코어는 응용분야에서 요구되는 연산성능과 하드웨어 리소스를 고려하여 사용할 PE 수를 결정함으로써 최적화된 구현이 가능하다는 장점을 가지며, ECC의 확장 가능한 하드웨어 설계에 IP (intellectual property)로 사용될 수 있다. This paper describes a scalable architecture for flexible hardware implementation of Montgomery modular multiplication. Our scalable modular multiplier architecture, which is based on a one-dimensional array of processing elements (PEs), performs word parallel operation and allows us to adjust computational performance and hardware complexity depending on the number of PEs used, NPE. Based on the proposed architecture, we designed a scalable Montgomery modular multiplier (sMM) core supporting eight field sizes defined in SEC2. Synthesized with 180-㎚ CMOS cell library, our sMM core was implemented with 38,317 gate equivalents (GEs) and 139,390 GEs for NPE=1 and NPE=8, respectively. When operating with a 100 ㎒ clock, it was evaluated that 256-bit modular multiplications of 0.57 million times/sec for NPE=1 and 3.5 million times/sec for NPE=8 can be computed. Our sMM core has the advantage of enabling an optimized implementation by determining the number of PEs to be used in consideration of computational performance and hardware resources required in application fields, and it can be used as an IP (intellectual property) in scalable hardware design of elliptic curve cryptography (ECC).

블록암호와 해시 함수 IP가 내장된 Cortex-M0 기반의 보안 시스템 온 칩

최준영,최준백,신경욱 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.2

This paper describes a design of security system-on-chip (SoC) that integrates a Cortex-M0 CPU with an AAW(ARIA-AES- Whirlpool) crypto-core which implements two block cipher algorithms of ARIA and AES and a hash functionWhirlpool into an unified hardware architecture. The AAW crypto-core was implemented in a small area through hardwaresharing based on algorithmic characteristics of ARIA, AES and Whirlpool, and it supports key sizes of 128-bit and 256-bit. The designed security SoC was implemented on FPGA device and verified by hardware-software co-operation. The AAWcrypto-core occupied 5,911 slices, and the AHB_Slave including the AAW crypto-core was implemented with 6,366 slices. The maximum clock frequency of the AHB_Slave was estimated at 36 MHz, the estimated throughputs of the ARIA-128and the AES-128 was 83 Mbps and 78 Mbps respectively, and the throughput of the Whirlpool hash function of 512-bitblock was 156 Mbps. 블록암호 알고리듬 ARIA와 AES 그리고 해시 함수 Whirlpool을 단일 하드웨어로 통합 구현한 AAW(ARIA- AES-Whirlpool)크립토 코어를 Cortex-M0 CPU에 슬레이브로 인터페이스한 보안 SoC(System-on-Chip) 설계에 대해 기술한다. AAW 크립토 코어는 ARIA, AES, Whirlpool의 알고리듬 특성을 이용한 하드웨어 공유를 통해 저면적으로 구현되었으며, 128-비트와 256-비트의키 길이를 지원한다. 설계된 보안 SoC 프로토타입을 FPGA 디바이스에 구현하고, 하드웨어-소프트웨어 통합 검증을 하였다. AAW 크립토 코어는 5,911 슬라이스로 구현이 되었으며, AAW 크립토 코어가 포함된 AHB_Slave는 6,366 슬라이스로 구현되었다. AHB_Slave의 최대 동작 주파수는 36 MHz로 예측되었으며, ARIA-128, AES-128의 데이터 처리율은 각각 83 Mbps, 78 Mbps이고, Whirlpool 해시 함수의 512-비트 블록의 처리율은 156 Mbps로 평가되었다.

Cortex-M0 기반의 보안 SoC 프로토타입 설계

최준영,최준백,신경욱 대한전자공학회 2019 대한전자공학회 학술대회 Vol.2019 No.6