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심장박동 조절장치를 위한 저전압 저전력 델타 시그마 모듈레이터
채영철(Youngcheol Chae),이정환(Jeongwhan Lee),이인희(Inhee Lee),한건희(Gunhee Han) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.1
심장박동 조절장치를 위한 저전압 저전력 델타 시그마 모듈레이터를 제안하였다. 제안된 회로는 feedforward 구조를 이용한 델타 시그마 모듈레이터 단을 계단식 형태로 설계하였으며, 이를 통하여 저전압 환경에서도 비교적 높은 해상도를 구현할 수 있었다. 인버터 기반의 스위치드 커패시터 회로를 이용하여 전력소모를 최소화 하고, 낮은 전압에서도 동작 가능하도록 설계되었다. 제안된 회로는 0.35-㎛ CMOS 공정을 이용하여 구현되었으며, 샘플링 주파수가 7.6 ㎑ 이고 120㎐ 대역폭에서 61-㏈ SNDR, 63-㏈ SNR, 그리고 65-㏈ DR 을 가진다. 이때 전력소모는 1-V 전원전압에서 280 ㎻ 에 불과하다. A low voltage, low power delta-sigma modualtor is proposed for cardiac pacemaker applications. A cascade of delta-sigma modulator stages that employ a feedforward topology has been used to implement a high-resolution oversampling ADC under the low supply. An inverter-based switched-capacitor circuit technique is used for low-voltage operation and ultra-low power consumption. An experimental prototype of the proposed circuit has been implemented in a 0.35-㎛ CMOS process, and it achieves 61-㏈ SNDR, 63-㏈ SNR, and 65-㏈ DR for a 120-㎐ signal bandwidth at 7.6-㎑ sampling frequency. The power consumption is only 280 ㎻ at 1-V power supply.
심장박동 조절장치를 위한 1V 아날로그 CMOS 전단 처리기
채영철(Youngcheol Chae),이정환(Jeongwhan Lee),이인희(Inhee Lee),한건희(Gunhee Han) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.1
심장박동 조절장치를 위한 저전압 저전력 전단 처리기를 제안한다. 제안된 회로는 80 ㎐에서 120 ㎐의 대역폭을 가지는 4차의 스위치드 커패시터 필터와 0 ㏈에서 24 ㏈까지 0.094 ㏈ 간격으로 전압이득의 조절이 가능한 전압증폭기를 구현하였다. 낮은 전압에서 동작하고, 전력소모를 극소화 하기위해서 인버터 기반의 스위치드 커패시터 회로를 사용하였으며, 인버터가 가지는 작은 전압이득을 보상하기 위해서 상호상관 기법을 사용하였다. 제안된 회로는 0.35-㎛ CMOS 공정을 이용하여 구현되었으며, 5㎑의 샘플링 주파수에서 80-㏈의 SFDR을 가진다. 이때 전력소모는 1 V의 전원전압에서 330 ㎻에 불과하다. A low-voltage, low-power analog CMOS front-end for a cardiac pacemaker is proposed. The circuits include a 4th order switched-capacitor (SC) filter with a passband of 80-120 ㎐ and a SC variable gain amplifier whose control range is from 0 to 24-㏈ with 0.094 ㏈ step. An inverter-based switched-capacitor circuit technique is used for low-voltage operation and ultra-low power consumption, and correlated double sampling technique is used for reducing the finite gain effect of an inverter. The proposed circuit has been designed in a 0.35-㎛ CMOS process, and it achieves 80-㏈ SFDR at 5-㎑ sampling frequency. The power consumption is only 330 ㎻ at 1-V power supply.
컬럼 레벨 싸이클릭 아날로그-디지털 변환기를 사용한 고속 프레임 레이트 씨모스 이미지 센서
임승현(Seunghyun Lim),천지민(Jimin Cheon),이동명(Dongmyung Lee),채영철(Youngcheol Chae),장은수(Eunsoo Chang),한건희(Gunhee Han) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.1
본 논문에서는 고해상도 및 고속 카메라용 column-wise Cyclic ADC 기반의 이미지 센서를 제안한다. 제안된 센서는 면적 및 전력 소모를 최소화 하기 위해 내부 블록에 사용되는 operational transconductance amplifier (OTA) 및 capacitor를 공유하는 기법을 사용하였다. 제안된 ADC는 QVGA급 화소의 이미지 센서로 프로토타입 칩을 제작하여 검증되었다. 측정결과, 최대 프레임 레이트는 120 fps 이며, 전력소모는 130 ㎽ 이다. 전원 전압은 3.3 V가 공급되었고, 프로토타입은 4.8 ㎜ × 3.5 ㎜의 실리콘 면적을 차지한다. This paper proposes a high-resolution and high-frame rate CMOS image sensor with column-wise cyclic ADC. The proposed ADC uses the sharing techniques of OTAs and capacitors for low-power consumption and small silicon area. The proposed ADC was verified implementing the prototype chip as QVGA image sensor. The measured maximum frame rate is 120 fps, and the power consumption is 130 ㎽. The power supply is 3.3 V, and the die size is 4.8 ㎜ × 3.5 ㎜. The prototype chip was fabricated in a 2-poly 3-metal 0.35-㎛ CMOS process.