IMU 원신호 기반의 기계학습을 통한 충격전 낙상방향 분류

이현빈,이정근,이창준 한국센서학회 2022 센서학회지 Vol.31 No.2

As the elderly population gradually increases, the risk of fatal fall accidents among the elderly is increasing. One wayto cope with a fall accident is to determine the fall direction before impact using a wearable inertial measurement unit (IMU). In this context, a previous study proposed a method of classifying fall directions using a support vector machine with sensorvelocity, acceleration, and tilt angle as input parameters. However, in this method, the IMU signals are processed throughseveral processes, including a Kalman filter and the integration of acceleration, which involves a large amount of computationand error factors. Therefore, this paper proposes a machine learning-based method that classifies the fall direction before impact using IMU raw signals rather than processed data. In this study, we investigated the effects of the followingtwo factors on the classification performance: (1) the usage of processed/raw signals and (2) the selection of machine learning techniques. First, as a result of comparing the processed/raw signals, the difference in sensitivities between the two methods was within 5%, indicating an equivalent level of classification performance. Second, as a result of comparing sixmachine learning techniques, K-nearest neighbor and naive Bayes exhibited excellent performance with a sensitivity of86.0% and 84.1%, respectively.

고성능 병렬 CRC 생성기 설계

이현빈,박성주,민병우,박창원,Lee, Hyun-Bean,Park, Sung-Ju,Min, Pyoung-Woo,Park, Chang-Won 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.9A

본 논문은 통신 시스템에서 오류 검출을 위해 널려 사용되고 있는 Cyclic Redundancy Check (CRC) 회로의 병렬 구현을 위한 새로운 회로 축소 알고리즘 및 설계 기술을 소개한다. 논리 수준을 최소화하여 CRC 속도를 증진시키기 위해서 입력데이터와 CRC 내부 신호를 두 개 단위로 그룹화 하는 새로운 알고리즘을 개방하였다 성능 평가를 위해 16 비트와 32 비트 CRC 를 PLD (Programmable Logic Device) 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존에 제시되었던 방법보다 성능이 향상되었음을 보여준다. This paper presents an optimization algorithm and technique for designing parallel Cyclic Redundancy Check (CRC) circuit, which is most widely adopted for error detection A new heuristic algorithm is developed to find as many shared terms as possible, thus eventually to minimize the number and level of the exclusive-or logic blocks in parallel CRC circuits. 16-bit and 32-bit CRC generators are designed with different types of Programmable Logic Devices, and it has been found that our new algorithm and architecture significantly reduce the delay.

칩 및 코아간 연결선의 지연 고장 테스트

이현빈,박성주,김두영,한주희 한국정보과학회 2007 정보과학회논문지 : 시스템 및 이론 Vol.34 No.2

paper proposes an interconnect delay fault test (IDFT) solution on boards and SoCs based on IEEE 1149.1 and IEEE P1500. A new IDFT system clock rising edge generator which forces output boundary scan cells to update test data at the rising edge of system clock and input boundary scan cells to capture the test data at the next rising edge of the system clock is introduced. Using this proposed circuit, IDFT for interconnects synchronized to different system clocks in frequency can be achieved efficiently. Moreover, the proposed IDFT technique does not require any modification of the boundary scan cells or the standard TAP controller and simplifies the test procedure and reduces the area overhead. 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

다중 시스템 클럭으로 동작하는 보드 및 SoC의 연결선 지연 고장 테스트

이현빈,박성주,박창원,김영훈 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.1

This paper proposes an interconnect delay fault test (IDFT) solution on boards and SoCs based on IEEE 1149.1 and IEEE P1500. A new IDFT system clock rising edge generator which forces output boundary scan cells to update test data at the rising edge of system clock and input boundary scan cells to capture the test data at the next rising edge of the system clock is introduced. Using this proposed circuit, IDFT for interconnects synchronized to different system clocks in frequency can be achieved efficiently. Moreover, the proposed IDFT technique does not require any modification of the boundary scan cells or the standard TAP controller is simple in terms of test procedure and is small in terms of area overhead. 본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

고성능 병렬 CRC 생성기 설계

이현빈,박성주,민병우,박창원 한국통신학회 2004 韓國通信學會論文誌 Vol.29 No.9

센서 기반 공부량측정펜 설계 개념

이현빈,장익재,서성원,민승남 한국감성과학회 2020 추계학술대회 Vol.2020 No.-

본 연구의 목적은 공부량을 측정하는 고가의 기존의 뇌파 측정 방법과는 다른 실용성 있고, 효과적인 방법으로 사이로 센서(Gyro sensor)와 압력센서(Presure sensor)를 이용한 펜을 만들고자 하였다. 본 연구에서는 상위권 학생 모집 군과 하위권 학생 모집 군을 선별하고, 동영상을 촬영하여 차이점을 분석하였다. 일단 공부량 측정 펜에 적용 가능한 변수를 추출하여 적용하였다. 패턴 차이 결과 펜을 종이에 누르는 ① 압력, ② 압력과 펜의 흔들림 시간(글을 쓰는 시간)에 대한 상관성, ③ 펜을 공중에서 흔드는 시간, ④ 펜을 잡고 있는 시간에서 t-test 결과에 의해 두 집단 간에 유의미한 차이를 보였다. 이를 활용하여 장기적인 학생들의 학습 패턴에 긍정적인 영향을 줄 것이다.

센서 기반 공부량측정펜 설계 개념

이현빈,장익재,서성원 한국감성과학회 2020 추계학술대회 Vol.2020 No.-

DLP 3D 프린팅으로 제작된 고순도 알루미나 세라믹 탈지 공정 연구

이현빈,이혜지,김경호,류성수,한윤수,Lee, Hyun-Been,Lee, Hye-Ji,Kim, Kyung-Ho,Ryu, Sung-Soo,Han, Yoonsoo 한국분말재료학회 (*구 분말야금학회) 2020 한국분말재료학회지 (KPMI) Vol.27 No.6

The 3D printing process provides a higher degree of freedom when designing ceramic parts than the conventional press forming process. However, the generation and growth of the microcracks induced during heat treatment is thought to be due to the occurrence of local tensile stress caused by the thermal decomposition of the binder inside the green body. In this study, an alumina columnar specimen, which is a representative ceramic material, is fabricated using the digital light process (DLP) 3D printing method. DTG analysis is performed to investigate the cause of the occurrence of microcracks by analyzing the debinding process in which microcracks are mainly generated. HDDA of epoxy acrylates, which is the main binder, rapidly debinded in the range of 200 to 500℃, and microcracks are observed because of real-time microscopic image observation. For mitigating the rapid debinding process of HDDA, other types of acrylates PETA, PUA, and MMA are added, and the effect of these additives on the debinding rate is investigated. By analyzing the DTG in the 25 to 300℃ region, it is confirmed that the PETA monomer and the PUA monomer can suppress the rapid decomposition rate of HDDA in this temperature range.

An On-Chip Test Clock Control Scheme for Circuit Aging Monitoring

이현빈 대한전자공학회 2013 Journal of semiconductor technology and science Vol.13 No.1

In highly reliable and durable systems,failures due to aging might result in catastrophes. Aging monitoring techniques to prevent catastrophesby predicting such a failure are required. Aging canbe monitored by performing a delay test at fasterclocks than functional clock in field and checking thecurrent delay state from the test clock frequencies atwhich the delay test is passed or failed. In this paper,we focus on test clock control scheme for a system-onchip(SoC) with multiple clock domains. We describelimitations of existing at-speed test clock controlmethods and present an on-chip faster-than-at-speedtest clock control scheme for intra/inter-clock domaintest. Experimental results show our simulation resultsand area analysis. With a simple control scheme, withlow area overhead, and without any modification ofscan architecture, the proposed method enablesfaster-than-at-speed test of SoCs with multiple clockdomains.

지하수위 변동에 따른 헌인릉 오리나무군락 군집구조 특성

이현빈,오충현 한국환경생태학회 2023 한국환경생태학회 학술대회지 Vol.2023 No.1