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CMOS 스위치드 캐패시터 방식의 가청주파수대 5차 타원 저역 통과 여파기의 설계 및 구현
송한정,곽계달,Song, Han-Jung,Kwack, Kae-Dal 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.1
본 논문에서는 통과 대역폭이 5KHZ, ripple이 0.1dB이하인 스위치드 캐패시터(Switched Capacitor) 필터를 $0.8{\mu}m$ single poly CMOS ASIC 표준 공정을 이용하여 집적화된 단일 칩으로 제작하였다. 제안된 5차 타원 저역 통과 필털의 구성은 MOS 스위치와 poly 캐패시터, 5개의 2단 CMOS op-amp로 구성하였다. 필터구현은 LC 수동형으로부터 연속전달함수 H(s)를 구하고 쌍선형 z변환을 통하여 이산전달함수 H(z)으로 바꾸어 2차 바이쿼드(biquad)를 종속 연결하는 빌딩블록 방식을 택하였다. 또한 op-amp의 구동범위를 고려하면서 캐패시터 면적을 감소시킨 스케일링 실시한 동일 특성의 필터를 제작하여 그 특성 변화를 비교, 분석하였다. 측정결과 ${\pm}2.5V$ 전원, 50KHz의 표본 주파수에서 2종의 필터 모두 4.96~4.98KHz의 통과 대역폭에 0.7~0.81dB의 리플, 35~38dB정도의 저지대역 이득감쇠 특성을 보였다. This paper describes an integrated low pass filter fabricated by using $0.8{\mu}m$ single poly CMOS ASIC technology. The filter has been designed for a 5th-order elliptic switched capacitor filter with cutoff frequency of 5khz, 0.1dB passband ripple. The filter consists of MOS swiches poly capacitors and five CMOS op-amps. For the realization of the SC filter, continuous time transfer function H(s) is obtained from LC passive type, and transfered as discrete time transfer H(z) through bilinear-z transform. Another filter has been designed by capacitor scaling for reduced chip area, considering dynamic range of the op-amp. The test results of two fabricated filters are cutoff frequency of 4.96~4.98khz, 35~38dB gain attenuation and 0.72~0.81dB passband ripple with the ${\pm}2.5V$power supply clock of 50KHz.
연산기능을 갖는 새로운 진동성 신경회로의 하드웨어 구현
송한정(Han Jung Song) 한국지능시스템학회 2006 한국지능시스템학회논문지 Vol.16 No.1
연산기능을 갖는 새로운 진동성 신경회로를 설계하여 0.5 ㎛ CMOS 공정으로 칩 제작을 하였다. 제안하는 진동성 신경회포는 흥분성 시냅스를 가진 3개의 신경진동자와 억제성 시냅스를 가진 1개의 신경진동자로 이루어진다. 사용된 진동자는 가변 부성저항과 트랜스콘덕터를 이용하여 설계하였다. 진동자의 입력단으로 사용되는 가변 부성저항은 가우시안 분포의 전류전압 특성을 지니는 범프 회로를 이용하여 구현하였다. 뉴럴 회로의 SPICE 모의실험결과 간단한 연산기능을 확인하였다. 제작된 칩을 ± 2.5 V 의 전원전압 조건에서 측정하였고 이를 모의실험결과와 비교 분석하였다. A new oscillatory neural circuit with computational function has been designed and fabricated in an 0.5 ㎛ double poly CMOS technology. The proposed oscillatory circuit consists of 3 neural oscillators with excitatory synapses and a neural oscillator with inhibitory synapse. The oscillator block which is a basic element of the neural circuit is designed with a variable negative resistor and 2 transconductors, The variable negative resistor which is used as a input stage of the oscillator consist of a bump circuit with Gaussian-like I-V curve. SPICE simulations of a designed neural circuit demonstrate cooperative computation. Measurements of the fabricated neural chip in condition of ± 2.5 V power supply are shown and compared with the simulated results.