http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
넓은 출력 전압 범위를 갖는 위상동기루프를 위한 저전압 Charge Pump 회로 설계
부영건(Young Gun Pu),고동현(Dong Hyun Ko),김상우(Sang Woo Kim),박준성(Joon Sung Park),이강윤(Kang-Yoon Lee) 대한전자공학회 2008 電子工學會論文誌-SD (Semiconductor and devices) Vol.45 No.8
본 논문에서는 UWB PLL charge pump 의 충/방전 전류오차를 최소화하기 위한 회로를 제안하였다. Common-gate 와 Common-source 증폭기를 추가한 피드백 전압 조정기를 구성하여 높은 응답성을 가지는 charge pump를 설계하였다. 제안한 회로는 넓은 동작 영역을 갖으며, 낮은 전원 전압으로도 뛰어난 성능을 보인다. 본 회로는 1.2V 공급 전압과 IBM 0.13㎛ CMOS 공정으로 집적되었다. 설계의 효율성을 평가하기 위해 참고 논문의 다른 회로와 성능을 대조하였다. In this paper, a new circuit is proposed to minimize the charging and discharging current mismatch in charge pump for UWB PLL application. By adding a common-gate and a common-source amplifier and building the feedback voltage regulator, the high driving charge pump currents are accomplished. The proposed circuit has a wide operation voltage range, which ensures its good performance under the low power supply. The circuit has been implemented in an IBM 0.13㎛ CMOS technology with 1.2V power supply. To evaluate the design effectiveness, some comparisons have been conducted against other circuits in the literature.
PLC 시스템을 위한 CMOS Analog Front-End 설계
부영건(Young Gun Pu),김진경(Jin Kyoung Kim),정지훈(Ji Hoon Jung),고동현(Dong Hyun Ko),이강윤(Kang-Yoon Lee) 대한전자공학회 2007 대한전자공학회 학술대회 Vol.2007 No.11
This paper presents a Full-CMOS single-chip for Power Line Communication(PLC) systems. To achieve the low power operation and the low cost, the Analog Front-End is designed with Full-CMOS 0.25㎛ technology. In the Rx part, the Pre-Amp and Programmable Gain Amplifier (PGA) is designed to have a wide dynamic range and gain control range because the signal from the power line is variable depending on the distance. In the Tx part, the proposed Line Driver can drive the power line without external driving circuits composed of BJT and diode device. This chip is fabricated with 0.25㎛ CMOS technology, and the die area is 3.2㎜ × 3.2㎜. The power consumption is 25㎽ at 3.0V supply voltage in Rx mode, and 325㎽ at Tx mode, respectively.
0.18 ${\mu}m$ CMOS 공정을 이용한 SoC용 정전 용량형 멀티 채널 터치 센싱 ASIC의 설계
남철,부영건,박준성,홍성화,허정,이강윤,Nam, Chul,Pu, Young-Gun,Park, Joon-Sung,Hong, Seong-Hwa,Hur, Jeong,Lee, Kang-Yoon 대한전자공학회 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.4
본 논문은 SoC 응용에 가능한 멀티 채널 용량형 터치 센서 유닛과 간단한 공통프로세스 유닛, 스위치 어레이를 포함하여 C-T 방법으로 터치 입력을 처리하는 ASIC을 제안하였다. 본 터치 센서 ASIC은 작은 전류와 칩 면적의 장점을 갖는 C-T 변환 방식에 기반 하여 설계하였으며, 최소 센싱 해상도는 한 카운터 당 41 fF이며, 외부 부품 없이 동작하기 위해 내부 발진기 및 LDO 레귤레이터, $I^2C$를 내장하였다. 본 ASIC은 0.18 um CMOS공정으로 구현되어 있으며, 1.8 V와 3.3 V 전원을 사용한다. 전체 소비 전력은 60 uA이고, 면적은 0.26 $mm^2$이다. This paper presents a multi-channel capacitive touch sensing unit for SoC applications. This unit includes a simple common processing unit and switch array to detect the touch sensing input by capacitive-time(C-T) conversion method. This touch sensor ASIC is designed based on the Capacitive-Time(C-T) conversion method to have advantages of small current and chip area, and the minimum resolution of the unit is 41 fF per count with the built-in sensing oscillator, LDO regulator and $I^2C$ for no additional external components. This unit is implemented in 0.18 um CMOS process with dual supply voltage of 1.8 V and 3.3 V. The total power consumption of the unit is 60 uA and the area is 0.26 $mm^2$.
2.7Gbps/1.62Gbps DisplayPort 송신기용 PLL 및 확산대역 클록 발생기의 설계
김영신(Young Shin Kim),김성근(Seong Geun Kim),부영건(Young Gun),허정(Jeong Hur),이강윤(Kang-Yoon Lee) 대한전자공학회 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.2
본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270㎒/162㎒ 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35㎓/810㎒의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270㎒/162㎒ 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35㎓ 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 ㎛ CMOS 공정을 사용하여 설계 하였으며, 270㎒/162㎒ PLL의 칩 면적은 650㎛ × 500㎛ 이고, 1.35㎓/810㎒ PLL의 칩 면적은 600㎛ × 500㎛ 이다. 270㎒/162㎒ 위상 동기 루프 전압제어 발진기의 조절 범위는 330㎒이고, 위상 잡음은1㎒ 오프셋에서 -114cBc/㎐, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31㎑이다. 전체 전력 소모는 48㎽이다. This paper presents a design of PLL and SSCG for reducing the EMI effect at the electronic machinery and tools for DisplayPort application. This system is composed of the essential element of PLL and Charge-P㎛p2 and Reference Clock Divider to implement the SSCG operation. In this paper, 270㎒/162㎒ dual-mode PLL that can provide 10-phase and 1.35㎓/810㎒ PLL that can reduce the jitter are designed for 2.7Gbps/162Gbps DisplayPort application. The jitter can be reduced drastically by combining 270㎒/162㎒ PLL with 2-stage 5 to 1 serializer and 1.35㎓ PLL with 2 to 1 serializer. This paper propose the frequency divider topology which can share the divider between modes and guarantee the 50% duty ratio. And, the output current mismatch can be reduced by using the proposed charge-p㎛p topology. It is implemented using 0.13 ㎛ CMOS process and die areas of 270㎒/162㎒ PLL and 1.35㎓/810㎒ PLL are 650㎛ × 500㎛ and 600㎛ × 500㎛, respectively. The VCO tuning range of 270 ㎒/162 ㎒ PLL is 330 ㎒ and the phase noise is -114 dBc/㎐ at 1 ㎒ offset. The measured SSCG down spread amplitude is 0.5% and modulation frequency is 31㎑. The total power cons㎛ption is 48㎽.
Offset 개선을 위해 Auto Zero Calibration 기법을 적용한 8-bit / 49.98dB-SNDR SAR ADC 설계
정채은,오주원,부영건,이강윤,Chae Eun Jung,Juwon Oh,Young-Gun Pu,Kang-Yoon Lee 반도체공학회 2024 반도체공학회 논문지 Vol.2 No.3
본 논문은 Reference generator 와 Comparator 에서 발생하는 offset 을 최소화하고 정확도를 향상시키기 위해 Auto zero 기술을 활용한 회로를 제안한다. 이에 대한 근거로 Auto zero 사용 전/후를 비교했을 때 약 90% 표준 편차가 줄어드는 결과를 얻을 수 있었다. 제안하는 회로는 55nm CMOS 공정을 사용하였으며, input frequency 는 781.2 Hz, Effective Number of Bits(ENOB) 8.01bit, Signal-to-Noise Distortion Ratio(SNDR)이 49.98dB 을 보여준다. This paper proposes a circuit utilizing auto zero technology to minimize offset and enhance accuracy in the reference generator and comparator. As evidence, a comparison between pre and post auto zero usage revealed a reduction of approximately 90% in standard deviation. The proposed circuit was implemented using a 55nm CMOS process, with an input frequency of 781.2 Hz. It achieves an Effective Number of Bits (ENOB) of 8.01 bits and a Signal-to-Noise Distortion Ratio (SNDR) of 49.98 dB.
0.18 ㎛ CMOS 공정을 이용한 SoC용 정전 용량형 멀티 채널 터치 센싱 ASIC의 설계
남철(Chul Nam),부영건(Young-Gun Pu),박준성(Joon-Sung Park),홍성화(Seong-Hwa Hong),허정(Jeong Hur),이강윤(Kang-Yoon Lee) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.4
본 논문은 SoC 응용에 가능한 멀티 채널 용량형 터치 센서 유닛과 간단한 공통프로세스 유닛, 스위치 어레이를 포함하여 C-T 방법으로 터치 입력을 처리하는 ASIC을 제안하였다. 본 터치 센서 ASIC은 작은 전류와 칩 면적의 장점을 갖는 C-T 변환 방식에 기반 하여 설계하였으며, 최소 센싱 해상도는 한 카운터 당 41 fF이며, 외부 부품 없이 동작하기 위해 내부 발진기 및 LDO 레귤레이터, I²C를 내장하였다. 본 ASIC은 0.18 ㎛ CMOS공정으로 구현되어 있으며, 1.8 V와 3.3 V 전원을 사용한다. 전체 소비 전력은 60 ㎂이고, 면적은 0.26 ㎟이다. This paper presents a multi-channel capacitive touch sensing unit for SoC applications. This unit includes a simple common processing unit and switch array to detect the touch sensing input by capacitive-time(C-T) conversion method. This touch sensor ASIC is designed based on the Capacitive-Time(C-T) conversion method to have advantages of small current and chip area, and the minimum resolution of the unit is 41 fF per count with the built-in sensing oscillator, LDO regulator and I²C for no additional external components. This unit is implemented in 0.18 ㎛ CMOS process with dual supply voltage of 1.8 V and 3.3 V. The total power consumption of the unit is 60 ㎂ and the area is 0.26 ㎟.
A CMOS Complex Filter with a New Automatic Tuning Method for PHS Application
고동현,박도진,정성규,부영건,이강윤,Ko, Dong-Hyun,Park, Do-Jin,Jung, Sung-Kyu,Pu, Young-Gun,Lee, Kang-Yoon The Institute of Electronics and Information Engin 2007 電子工學會論文誌-CI (Computer and Information) Vol.44 No.10
이 논문에서는 PHS용 new automatic tuning 방법을 가지는 baseband complex bandpass filter를 제안하였다. DC offset 문제를 해결하기 위한 Low_IF 구조로 CMOS로만 집적된 PHS용 수신기를 설계하였다. ACS 특성을 만족시키기 위해 3차 Chebyshev complex filter를 이용하여 baseband를 선택할 수 있는 filter를 설계하였다. 새롭게 제시한 Comer frequency tuning 방법은 공정의 변화에 보상을 해주는 방식이고, MOS 스위치에 의한 노이즈 레벨을 감소시킨다. 이 filter는 CMOS 0.35um 공정이며, 전력소모는 12mW였다. This paper presents a baseband complex bandpass filter for PHS applications with a new automatic tuning method. The full-CMOS PHS transceiver is implemented by adopting the Low-IF architecture to overcome the DCoffset problems. To meet the Adjacent Channel Selectivity (ACS) performance, the 3rd-order Chebyshev complex bandpass filter is designed as the baseband channel-select filter. The new corner frequency tuning method is proposed to compensate the process variation. This method can reduce the noise level due to MOS switches. The filter was fabricated using a 0.35{\mu}m$ CMOS process, and the power consumption is 12mW.
An Efficient Coarse Tuning Scheme for Fast Switching Frequency Synthesizer in PHS Applications
박도진,정성규,김진경,부영건,정지훈,이강윤,Park Do-Jin,Jung Sung-Kyu,Kim Jin-Kyung,Pu Young-Gun,Jung Ji-Hoon,Lee Kang-Yoon The Institute of Electronics and Information Engin 2006 電子工學會論文誌-CI (Computer and Information) Vol.43 No.9
본 논문에서는 PHS 어플리케이션에서 새로운 Coarse Toning 기법을 사용한 빠른 스위칭의 CMOS 주파수 합성기를 기술하였다. 제안한 Coarse Tuning 방법은 Phase Noise와 Lock-Time을 최적화하기 위해 LC-VCO의 적절한 Tuning Capacitances를 선택하는 것이다. 이를 바탕으로 측정된 Lock-Time은 약 $20{\mu}s$ 이고, Phase Noise는 600kHz의 offset에서 -121dBc/Hz이다. 칩은 $0.25{\mu}m$ CMOS 공정으로 제작하였고, 면적은 $0.7mm{\times}2.1mm$ 이다. 소비전력은 2.7V 공급 전압 하에서 54mW 이다. This paper presents a fast switching CMOS frequency synthesizer with a new coarse tuning scheme for PHS applications. The proposed coarse tuning method selects the optimal tuning capacitances of the LC-VCO to optimize the phase noise and the lock-time. The measured lock-time is about $20{\mu}s$ and the phase noise is -121dBc/Hz at 600kHz offset. This chip is fabricated with $0.25{\mu}m$ CMOS technology, and the die area is $0.7mm{\times}2.1mm$. The power consumption is 54mW at 2.7V supply voltage.