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HDTV 응용을 위한 10비트 200MS/s 75.6㎽ 0.76㎟ 65㎚ CMOS 파이프라인 A/D 변환기
박범수(Beom-Soo Park),김영주(Young-Ju Kim),박승재(Seung-Jae Park),이승훈(Seung-Hoon Lee) 대한전자공학회 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.3
본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65㎚ CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소 면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 1.4Vp-p의 입력 신호를 ADC 내부 회로에서는 1.0Vp-p으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65㎚ CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력 최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s 와 200MS/s의 동작 속도에서 각각 54.8㏈, 52.4㏈의 SNDR과 72.9㏈ 64.8㏈의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 0.76㎟이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6㎽의 전력을 소모한다. This work proposes a 10b 200MS/s 65nm CMOS ADC for high-definition video systems such as HDTV requiring high resolution and fast operating speed simultaneously. The proposed ADC employs a four-step pipeline architecture to minimize power consumption and chip area. The input SHA based on four capacitors reduces the output signal range from 1.4Vp-p to 1.0Vp-p considering high input signal levels at a low supply voltage of 1.2V. The proposed three-stage amplifiers in the input SHA and MDAC1 overcome the low output resistance problem as commonly observed in a 65nm CMOS process. The proposed multipath frequency-compensation technique enables the conventional RNMC based three-stage amplifiers to achieve a stable operation at a high sampling rate of 200MS/s. The conventional switched-bias power-reduction technique in the sub-ranging flash ADCs further reduces power consumption while the reference generator integrated on chip with optional off-chip reference voltages allows versatile system applications. The prototype ADC in a 65nm CMOS technology demonstrates a measured DNL and INL within 0.19LSB and 0.61LSB, respectively. The ADC shows a maximum SNDR of 54.8㏈ and 52.4㏈ and a maximum SFDR of 72.9㏈ and 64.8㏈ at 150MS/s and 200MS/s, respectively. The proposed ADC occupies an active die area of 0.76㎟ and consumes 75.6㎽ at a 1.2V supply voltage.