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3차원 그래픽 래스터라이제이션에서의 텍스쳐 / 픽셀 캐쉬 성능분석
김일산(Il-San Kim),박기호(Gi-Ho Park),이길환(Kil-Whan Lee),박우찬(Woo-Chan Park),한탁돈(Tack-Don Han) 한국정보과학회 2002 한국정보과학회 학술발표논문집 Vol.29 No.1A
본 논문에서는 3차원 그래픽의 래스터라이제이션 단계에서 발생하는 메모리 트래픽 문제를 해결하기 위해 사용되는 텍스쳐 및 픽셀 캐쉬에 대한 성능을 분석하였다. 이를 위해 화면의 해상도, 컬러 정보, 깊이 정보 및 캐쉬 구성의 변화에 따른 이들 캐쉬의 성능변화를 살펴보았으며 실험결과 텍스처 캐쉬와 픽셀 캐쉬의 설계 시의 블록 크기의 의한 영향의 매우 중요함을 알 수 있었다. 특히 픽셀 캐쉬의 경우에는 시간적 지역성은 거의 없으며 매우 큰 공간적 지역성을 보이므로 이를 잘 반영할 수 있는 캐쉬 구조가 필요하다.
향상된 가시성 검사를 수행하는 3차원 그래픽 가속기의 픽셀 파이프라인 구조
김일산(Kim, Il-San),박우찬(Park, Woo-Chan),박진홍(Park, Jin-Hong),한탁돈(Han, Tack-Don) 한국게임학회 2007 한국게임학회 논문지 Vol.7 No.3
본 논문에서는 향상된 가시성 검사를 수행하여 기존의 중-텍스처링 구조에 비하여 데이터 전송량 및 깊이 캐쉬의 셀 면적을 감소시킨 픽셀 파이프라인 구조를 제시하였다. 제안하는 구조는 인접한 픽셀들 간의 가시성이 동일할 확률이 높다는 점을 이용하여 한 번의 가시성 검사만 수행하면서도 중-텍스처링 구조와 대등한 성능을 보이는 픽셀 파이프라인 구조이다. 실험결과, 제안하는 구조는 중-텍스처링 구조에 근접하는 성능을 보이면서도 깊이 캐쉬의 전송량은 평균 25%, 깊이 캐쉬의 면적은 약 40%가 감소하였다. In this paper, we proposed an effective visibility test architecture with improving the mid-texturing architecture. The proposed architecture uses the property of fragments that the visibility of adjacent fragments is identical, and performs only a single visibility test per fragment. To compare with the mid-texturing architecture, simulation results show that the bandwidth requirements and the cell area of the depth cache in the proposed architecture are reduce by 25% and 34%, respectively, in exchange for less than 5% performance decline.
김일산 ( Il-san Kim ),나재호 ( Jae-ho Nah ),한탁돈 ( Tack-don Han ) 한국정보처리학회 2007 한국정보처리학회 학술대회논문집 Vol.14 No.1
제안하는 arbiter 구조는 AMBA AHB Protocol에서 사용하는 표준 arbiter 를 개선하여, master device들간의 버스 사용에 따른 bus conflict 를 감소시킨 구조이다. 제안하는 arbiter 구조는 인접한 주소를 참조하는 master device 들의 전송을 버스의 대역폭 내에서 한 번에 전송함으로써 버스 전송 횟수 및 데이터 전송량을 감소시킨다. 실험결과, 제안하는 arbiter 구조는 기존의 arbiter 구조에 비해 최대 89%의 전송량이 감소하였다.
3차원 그래픽 가속기의 지연 감소를 위한 개선된 래스터라이져 및 캐쉬 메모리 구조 제안 및 실험
박진홍(Jin-Hong Park),김일산(Il-San Kim),박우찬(Woo-Chan Park),한탁돈(Tack-Don Han) 한국정보과학회 2005 한국정보과학회 학술발표논문집 Vol.32 No.1
현재 3차원 그래픽 가속기에서 성능 향상에 대한 문제점으로 대두되고 있는 것은 실제 화면에 그려지는 정보가 저장되는 프레임버퍼에 대한 접근 지연이다. 따라서 본 논문은 기존 픽셀 캐쉬가 포함된 래스터라이져 구조에서 캐쉬 읽기 접근 실패 시 발생하는 패널티와 이에 따른 프레임버퍼에 대한 지연이 발생하는 문제점을 개선하고자, 기존 래스터라이져를 래스터라이져와 합성기로 구분하고 그 사이에 캐쉬 읽기 접근 실패 시 프레임 버퍼에서 정보를 읽어오지 않는 깊이 캐쉬와 색상 캐쉬가 쌍을 이룬 픽셀 캐쉬 메모리 시스템으로 구성된 개선된 3차원 그래픽 가속기 구조을 제안하고 실험을 수행하였다. 실험 결과 제안하는 3차원 그래픽 가속기 구조가 기존 구조에 비해 캐쉬 접근 실패율이 약 23%감소하였으며, 평균 메모리 접근 사이클이 10%-13% 감소하였으며 이는 상당수의 프레임버퍼에 대한 접근 지연을 감소시킨 것 이다. 합성기와 메모리 간의 대역폭은 약 10% 증가하지만 파이프라인의 작업에는 영향을 미치지는 않는다.
David II: 효과적인 메모리 시스템을 가지는 병렬 렌더링 프로세서
이길환 ( Kil-whan Lee ),박우찬 ( Woo-chan Park ),김일산 ( Il-san Kim ),한탁돈 ( Tack-don Han ) 한국정보처리학회 2004 한국정보처리학회 학술대회논문집 Vol.11 No.1
Current rendering processors are organized mainly to process a triangle as fast as possible and recently parallel 3D rendering processors, which can process multiple triangles in parallel with multiple rasterizers, begin to appear. For high performance in processing triangles, it is desirable for each rasterizer have its own local pixel cache. However, the consistency problem may occur in accessing the data at the same address simultaneously by more than one rasterizer. In this paper, we propose a parallel rendering processor architecture, called DAVID II, resolving such consistency problem effectively. Moreover, the proposed architecture reduces the latency due to a pixel cache miss significantly. The experimental results show that DAVID II achieves almost linear speedup at best case even in sixteen rasterizers.
깊이 검사 결과에 의한 선택적 적재 방법을 가지는 픽셀 캐쉬 구조
이길환(Kil-Whan Lee),박우찬(Woo-Chan Park),김일산(Il-San Kim),한탁돈(Tack-Don Han) 한국정보과학회 2003 정보과학회논문지 : 시스템 및 이론 Vol.30 No.9·10
최근 대부분의 3차원 그래픽 렌더링 프로세서는 메모리 접근 지연 및 대역폭을 줄이기 위해 깊이 데이타와 색상 데이타를 가지고 있는 픽셀 캐쉬(pixel cache)를 사용한다. 본 논문에서는 렌더링 프로세서의 성능을 향상시키기 위한 효과적인 픽셀 캐쉬 구조를 제시한다. 제안하는 픽셀 캐쉬 시스템은 기본적으로 3차원 렌더링 프로세서에서 수행되는 깊이 검사(Z-test) 결과에 의해 선택적으로 깊이 데이타를 캐쉬에 저장하며, 색상 데이타는 별도의 버퍼에 저장한다. 시뮬레이션 결과에 의하면 16K바이트의 제안하는 캐쉬 시스템이 32K바이트의 일반적인 캐쉬보다 더 나은 성능을 보인다. Recently most of 3D graphics rendering processors have the pixel cache storing depth data and color data to reduce the memory latency and the bandwidth requirement.In this paper, we propose the effective pixel cache for improving the performance of a rendering processor. The proposed cache system stores the depth data selectively based on the result of Z-test and the color data are stored into the auxiliary buffer. Simulation results show that the 16Kbyte proposed cache system provides better performance than the 32Kbyte conventional cache.