http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
RC-class 회로 연결선의 지연 시간 계산을 위한 해석적 기법
갈원광,김석윤,Kal, Won-Kwang,Kim, Seok-Yoon 대한전자공학회 1999 電子工學會論文誌, C Vol.c36 No.7
본 논문에서는 칩 내부 회로 연결선의 모형으로 많이 사용되는 RC-class 회로에 대하여 시뮬레이션을 수행하지 않고 지연 시간을 계산할 수 있는 해석적 3차 근사 기법을 제시한다. 본 논문에서 제시하는 3차 근사 기법은 기존의 2차 근사 기법에 비해 크지 않은 수행 시간을 필요로 하면서도 보다 정확한 결과를 보장한다. 이 해석적 3차 근사 기법은 일반적인 q 차 AWE(Asymptotic Waveform Evaluation)기법의 계산 결과와 비교해 허용 가능한 수준의 오차를 보장하며, 계산 시간의 단축과 함께 수치적으로 안정된 값을 제공한다. 제안하는 기법의 첫 알고리즘은 3차의 근사를 위해 8개의 모멘트를 필요로 하며, 보다 정확한 지연 시간의 근사가 가능하다. 둘째 알고리즘은 3차의 근사를 위해 6개의 모멘트를 필요로 하며, 첫 알고리즘보다 정확도는 뒤지나 빠른 근사가 가능하다. This paper presents an analytic 3rd order calculation methods, without simulations, for delay time of RC-class circuits which are conveniently used to on-chip interconnects. While the proposed method requires comparable evaluation time than the previous 2nd order calculation method, it ensures more accurate results than those of 2nd order method. The proposed analytic delay calculation method guarantees allowable error tolerances when compared to the results obtained from the AWE (Asymptotic Waveform Evaluation) technique and has better performance in evaluation time as well as numerical stability. The first algorithm of the proposed method requires 8 moments for the 3rd order approximation and yields more accurate delay time approximation. The second algorithm requires 6 moments for the 3rd order approximation and results in shorter evaluation time, the accuracy of which may be less than the first algorithm.
캐쉬 일관성 유지를 위한 디렉토리 기반 선택적 무효화 기법
갈원광(Won-Kwang Kal),길아라(Ara Khil) 한국정보과학회 1999 한국정보과학회 학술발표논문집 Vol.26 No.1A
본 논문은 공유 메모리 다중 프로세서 시스템의 캐쉬 일관성 유지에 있어서 전체 집합 기법에 비해 그리 크지 않은 메모리를 사용하면서도 네트워크 트래픽을 상당량 줄일 수 있는 디렉토리 기반 선택적 무효화 기법을 제안한다. 이 기법은 전체 집합 기법의 확장된 형태로서 전체 집합 기법이 2개의 포인터를 사용하는 반면 4개의 포인터를 사용하며, 공통항을 포함하는 포인터의 공통항 개수를 최대한 같도록 유지하고, 최대최소항을 포함하는 포인터의 개념을 도입하여 전체 집합 기법에서 발생하는 불필요한 네트워크 트래픽을 줄인다. 본 논문에서 제안하는 기법은 프로세서 수가 많은 시스템일수록 더 나은 성능 향상을 보인다.
갈원광(Won-Kwang Kal),김석윤(Seok-Yoon Kim) 한국정보과학회 1999 한국정보과학회 학술발표논문집 Vol.26 No.1A
본 논문은 칩 내부로 회로 연결선의 모형으로 많이 사용되는 RC-class 회로에 대하여 해석적인 기법을 통한 지연 시간 계산 알고리즘을 제시한다. 본 논문에서 제시하는 알고리즘은 AW(Asymptotic Waveform Evaluation)기법의 계산 결과와 동일한 오차를 보장하면서도 계산 시간과 함께 수치적으로도 안정된 값을 제공한다. 본 논문에서 제안하는 알고리즘은 q차의 근사를 위해 2q개의 모멘트를 필요로 하며, 3차의 전달 함수를 통해 지연 시간을 근사한다.