A Gain Enhancing Scheme for Op-Amp in High Performance AIPS Using Negative Resistance Element

정강민,김성묵,Chung Kang-Min,Kim Sung-Mook Korea Information Processing Society 2005 정보처리학회논문지 A Vol.12 No.6

고성능 VLSI 아날로그 정보처리시스템(AIPS)에서 고 이득 Op-Amp는 기본적 정보처리소자이다. 증폭기는 시스템 내 피드백루프에 사용시 안정도와 정확도를 얻기 위하여 고 이득이 요구된다. 1단의 증폭으로 이득이 충분하지 않을 경우 이득 부스팅 또는 추가적인 이득단이 필요하다. 본 논문에서 부 저항소자를 사용할 경우 이득이 개선되며 1단으로 고 이득을 손쉽게 얻을 수 있음을 보였다. 기존의 방법에 비교하여 본 연구에 제안된 방법은 전 출력 스윙, 적은 회로면적과 전력소비, 그리고 여러 구조의 증폭기에 적용가능 하다는 잇점을 지니고 있다. 부 저항소자는 Op-Amp에 사용될 경우 (+)와 (-) 차동출력 사이에 설치되어 증폭기 출력저항을 상쇄한다. 부 저항소자를 교차 연결된 CMOS 인버터의 형태로 구현할 경우 간단한 구조로서 40 dB 보다 더 큰 이득개선을 손쉽게 얻을 수 있음을 HSPICE 시뮬레이션을 통하여 확인하였다. In the high performance Analog Information Processing Systems(AIPS), gain boosting or additional gain stage is required when the gain is not sufficient with one stage amplification. This work shows that high gain is neatly obtained by enhancing the gain using the negative resistance element. Compared to the conventional techniques, the proposed scheme enjoys full output swing, small circuit area and power consumption, and the applications to various configurations of amplifiers. The negative resistance element is placed between the differential output nodes when used in the Op-Amp. The HSPICE simulation indicates that enhancement of more than 40 dB is readily obtained in this simple configuration when the negative resistance element is implemented in the form of cross-coupled CMOS inverters.

10-비트 200MS/s CMOS 병렬 파이프라인 아날로그/디지털 변환기의 설계

정강민,Chung, Kang-Min 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다. This paper introduces the design or parallel Pipeline high-speed analog-to-digital converter(ADC) for the high-resolution video applications which require very precise sampling. The overall architecture of the ADC consists of 4-channel parallel time-interleaved 10-bit pipeline ADC structure a]lowing 200MSample/s sampling speed which corresponds to 4-times improvement in sampling speed per channel. Key building blocks are composed of the front-end sample-and-hold amplifier(SHA), the dynamic comparator and the 2-stage full differential operational amplifier. The 1-bit DAC, comparator and gain-2 amplifier are used internally in each stage and they were integrated into single switched capacitor architecture allowing high speed operation as well as low power consumption. In this work, the gain of operational amplifier was enhanced significantly using negative resistance element. In the ADC, a delay line Is designed for each stage using D-flip flops to align the bit signals and minimize the timing error in the conversion. The converter has the power dissipation of 280㎽ at 3.3V power supply. Measured performance includes DNL and INL of +0.7/-0.6LSB, +0.9/-0.3LSB.

쇼트키 배리어 CMOS

鄭康敏(Kang-Min Chung) 대한전기학회 1985 전기의 세계 Vol.34 No.12

실리콘 하이드라이드 및 에폭시 관능기를 양 말단에 포함하는 테트라메틸디실록산 치환체의 합성에 관한 연구

정대원 ( Dae Won Chung ),강민하 ( Min Ha Kang ) 한국공업화학회 2007 공업화학 Vol.18 No.2

하드디스크 드라이브 읽기 채널용 6bit 800MSample / s 아날로그 / 디지털 변환기의 설계

정대영(Chung Dai-Young),장홍석(Chang Hong-Seok),신경민(Shin Kyung-Min),정강민(Chung Kang-Min) 대한전자공학회 2000 대한전자공학회 학술대회 Vol.2000 No.11

DDR SDRAM을 위한 저전압 1.8V 광대역 50∼500MHz Delay Locked Loop의 설계

구인재,정강민,Koo, In-Jae,Chung, Kang-Min 한국정보처리학회 2003 정보처리학회논문지 A Vol.10 No.3

본 연구에서 고속 데이터 전송을 위해 Double Data Rate(DDR) 방식을 사용하는 SDRAM에 내장할 수 있는 저전압 광대역 Delay Locked Loop(DLL) 회로를 설계하였다. 고해상도와 빠른 Lock-on 시간을 위하여 새로운 유형의 위상검출기론 설계하였고 카운터 및 Indicator 등 내장회로의 빠른 동작을 위해 Dual-Data Dual-Clock 플립플롭(DCDD FF)에 기반을 둔 설계를 수행하였으며 이 FF을 사용하므로서 소자수를 70% 정도 감소시킬 수 있었다. Delay Line 중에서 Coarse 부분은 0.2ns 이하까지 검출 가능하며 위상오차를 더욱 감소시키고 빠른 Lock-on 기간을 얻기 위해 Fine 부분에 3-step Vernier Line을 설계하였다. 이 방식을 사용한 본 DLL의 위상오차는 매우 적고 25ps 정도이다. 본 DLL의 Locking 범위는 50∼500MHz로 넓으며 5 클럭 이내의 빠른 Locking을 얻을 수 있다. 0.25um CMOS 공정에서 1.8V 공급전압 사용시 소비전류는 500MHZ 주파수에서 32mA이다. 본 DLL은 고주파 통신 시스템의 동기화와 같은 다른 응용면에도 이용할 수 있다. This paper describes a Delay Locked Loop (DLL) with low supply voltage and wide lock range for Synchronous DRAM which employs Double Data Rate (DDR) technique for faster data transmission. To obtain high resolution and fast lock-on time, a new type of phase detector is designed. The new counter and lock indicator structure are suggested based on the Dual-clock dual-data Flip Flop (DCDD FF). The DCDD FF reduces the size of counter and lock indicator by about 70%. The delay line is composed of coarse and fine units. By the use of fast phase detector, the coarse delay line can detect minute phase difference of 0.2 nsec and below. Aided further by the new type of 3-step vernier fine delay line, this DLL circuit achieves unprecedented timing resolution of 25psec. This DLL spans wide locking range from 500MHz to 500MHz and generates high-speed clocks with fast lock-on time of less than 5 clocks. When designed using 0.25 um CMOS technology with 1.8V supply voltage, the circuit consumes 32mA at 500MHz locked condition. This circuit can be also used for other applications as well, such as synchronization of high frequency communication systems.

전립선 재생검 방법

정현우(Hyunwoo Chung),송완(Wan Song),유재호(Jae Ho Yoo),강민용(Min Yong Kang),전황균(Hwang Gyun Jeon),정병창(Byong Chang Jeong),서성일(Seong Il Seo),전성수(Seong Soo Jeon),최한용(Han Yong Choi),김찬교(Chan Kyo Kim),박병관(Byung Kwan 대한비뇨기종양학회 2017 대한비뇨기종양학회지 Vol.15 No.2

Purpose: We compared biopsy results and surgical outcomes of magnetic resonance imaging (MRI)-guided biopsy with transrectal ultrasonography (TRUS)-guided biopsy to demonstrate efficacy of MRI-guided biopsy on previous biopsy negative patients. Materials and Methods: We retrospectively reviewed data of 120 patients who were categorized into MRI-guided biopsy groups (n=20) and TRUS-guided biopsy groups (n=100). All patients were diagnosed with prostate cancer (PCa) and had undergone radical prostatectomy (RP) after MRI-guided or TRUS-guided repeat biopsy between January 2010 and March 2016. Detection rate of significant cancer and Gleason score upgrading and downgrading were examined, in addition to biopsy results and subsequent RP outcomes. Results: Median values for prostate-specific antigen level of the TRUS-guided biopsy group and the MRI-guided biopsy group were 6.67 and 5.86 ng/mL (p=0.303), respectively. Median prostate volume of each group (34.1 mL vs. 23.5 mL, p=0.007), number of positive cores (2.0 vs. 3.0, p=0.001) and maximum cancer/core rate (30.0% vs. 60.0%, p<0.001) were statistically different. Positive core rates of each group were 21.9% and 87.1%, respectively. Pathologic T stage was the only variable that showed difference in surgical outcomes (p=0.002). Most of PCa was confirmed as clinically significant PCa after RP in MRI-guided biopsy group (95%). Conclusions: MRI-guided biopsy showed higher positive core rate and detection rate of clinically significant PCa than TRUS-guided biopsy in repeat biopsy setting. Prospective multicenter large-scale study and accumulation of data is expected to further define superiority of the MRI-guided biopsy.

집적된 수동 소자 변동에 의한 RC 시상수 자동 보정 기법

이성대,홍국태,장명준,정강민 ( Sung Dae Lee,Kuk Tae Hong,Myung Jun Jang,Kang Min Chung ) 한국센서학회 1997 센서학회지 Vol.6 No.2

In this paper, on-chp atomatic tuning circuit, using proposed integration level approximation technique, is designed to tuning of the variation of RC time-constant due to aging or temperature variation, etc. This circuit reduces the error, the difference between code values and real outputs of integrator, which is drawback of presented dual-slope tuning circuit and eliminates modulations of processing signals in integrated circuit due to fixed tuning codes during ordinary operation. This system is made up of simple integrator, A/D converter and digital control circuit and all capacitors are replaced by programed capacitor arrays in this system. This tuning circuit with 4 bit resolution achieves -9.74 ∼ +9.68% of RC time constant error for 50 resistance variation.

고속, 저해상도, 저비용, 저전력용 Successive Approximation A/D 변환기의 설계

김성묵 ( Sung-mook Kim ),정강민 ( Kang-min Chung ) 한국정보처리학회 2005 한국정보처리학회 학술대회논문집 Vol.12 No.1

Binary-search 알고리즘을 이용한 새로운 6-bit 300MS/s ADC 를 제안 하였다. 본 연구에서 제안된 ADC 는 저전력, 고속동작, 저해상도의 응용분야에 적합하도록 설계 되었다. 11 개의 railto-rail 비교기와 기준전압 발생기, 그리고 기준전압 제어회로로 구성 되었으며, 이는 기존의 구조와는 다른 전혀 새로운 형태로 제안된 것이다. 전력소모를 줄이기 위해 비교기 공유기술을 사용하였다. 또한 ADC 의 sub-block 인 rail-to-rail 비교기는 인버터 logic threshold 전압 값을 이용한 새로운 형태의 비교기를 제안하였다. 비교기는 인버터와 n-type preamp, p-type preamp 그리고 각각에 연결되는 latch 로 구성되었다. 기존의 rail-to-rail comparator 에 비해 입력 범위 전체 영역에서 일정한 gm 값을 얻을 수 있다. 실험결과 2.5V 공급전압에서, 17mW 의 전력 소모를 보이며, 최대 304MS/s 의 데이터 변환율을 가진다. INL 과 DNL 은 입력신호가 2.38Mhz 의 주파수를 가지는 삼각파일 때, 각각 ±0.54 LSB, ±1 LSB 보다 작다. TSMC 0.25u 공정을 이용하였다.

정보통신 : 글리치 방지 전류원을 이용한 고속 고정밀 디지탈 영상 신호 처리용 D/A 변화기 설계

이성대(Yi Seong Dae),정강민(Chung Kang Min) 한국정보처리학회 1994 정보처리학회논문지 Vol.1 No.4

In this paper, a high speed, high resolution information processing digital-analog converter was designed for high definition color graphic, digital image signal processing, HDTV. For high speed operation, matrix type current cell array, latch which is not use pipelined, and two dimensional structure decoder using transmission gate were designed. It is adopted to fast-conversion, low-power implementation and exhibited high performance at linearity and accuracy. To reduce silicon area and to maintain resolution, current cell array composed of weighted and non-weighted current cells. In this paper, deglitching current cell design for high accuracy, new switching algorithm assert to reduce switching error. It's This circuit dissipates 130W with a 5-V power supply, and operate above 100MHz with 10 bit resolution.