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권태하 영남이공대학 1980 論文集 Vol.9 No.-
This paper describes a temperature controller with a microprocessor. Use of the microprocessor offers the following advantages : 1) desired temperature, rising time, and holding time can be automatically controlled by the program ; 2) accuracy and reliability can be improved. How to secure the above advantages is discussed in the paper.
권태하 경북대학교 센서기술연구소 1994 연차보고서 Vol.1994 No.-
가스 센서는 감도가 높아야하고 동작온도가 낮아야 한다. 이러한 특성들을 향상시키기 위해서 ZnO를 기본물질로 하고, Al_2O_3, TiO_2 및 V_2O_5를 첨가한 target를 만들어서 RF magnetron sputter로 센서를 만들기 위한 ZnO 박막을 산화실리콘(3㎛) 기판위에 성장시켰다. 기판의 온도는 250℃로 유지시키고,10mTorr의 산소분위기에서 80W의 RF power로 성장시킨 ZnO박막을 이용해서 만든 센서가 제일 좋은 특성을 나타냈다. ZnO에 Al_2O_3를 4wt%, TiO를 1wt% 그리고 V_2O_5를 0.2wt% 첨가한 박막으로 만든 센서는 TMA 농도가 160ppm일때 300℃의 동작온도에서 350 정도의 최대감도를 나타냈다. 그러나 40ppm의 TMA 농도에서는 250℃의 동작온도에서 140 정도의 최대감도를 나타냈다. 박막의 조성물질과 성장조건에 의해 감도 및 동작온도가 변화되고 가스의 농도에 따라서도 동작온도가 변화되었다. The trimethylamine(TMA)-sensing characteristics of ZnO based thin film semiconductors, the sputtering conditions of the ZnO thin film, and the effects of additives for enhancing the sensitivity and the selectivity and for lowering the operating temperature of sensors have been investigated to develop a new type sensor for detecting fish freshness. Sputtering deposition was carried out on heated SiO_2(3㎛)/Si substrates of 250℃ at a pressure of about 10 mTorr in pure oxygen gas with a power of about 80W. The sensor with the ZnO thin film of Al_2O_3(4wt%), TiO_2(1wt%), and V_2O_5(0.2wt%) showed maximum sensitivity of 350 at working temperature of 300℃ and at 160ppm of TMA gas concentration. But its maximum sensitivity of 140 on the TMA gas concentration of 40ppm exhibited at operating temperature of 250℃. The composition rates and growing conditions of the ZnO thin films affected the characteristics of sensors for detecting freshness of sea foods.
權泰夏 釜山水産大學校 1984 釜山水産大學 硏究報告 Vol.24 No.1
1. 실리콘의 type에 관계없이 (100)面의 부식률은 PEW계 부식액에서는 110℃에서 약1㎛/min, 100℃에서 약0.8㎛/min 이었고, PN PW계 부식액에서는 85℃에서 약1㎛/min, 5℃에서 약0.8㎛/min이었다. 그리고 HW계 부식액에서는 100℃에서 약0.8㎛/min, 90℃에서 약0.55㎛/min이었다. 2. (111)面의 부식률은 數値로 나타내기는 어려우나, EPW계 부식액에서 기장 크고, 다음 HW계 PNPW계 부식액 順이었다. 3. (100)面에서 <100>방향으로 부식되어 가는 速度는 EPW계 부식액에서 가장 크고, HW계 PNPW계 부식액 順이었다. 4. 부식된 표면상태는 EPW계 부식액에 의해 부식된 경우는 균일하였고 다음이 PNPW계 부식액으로 부식시킨 겨우이며, 가장 나쁜 것이 HW계 부식액으로 부식시킨 것이었다. 압력 감지를 위해서 diaphragm을 만들 경우 EPW계 부식액을 사용하는 것이 가장 좋다는 것을 알 수 있었다. Anisotropic etching characteristics of single crystal silicon were investigated for the tvarious etching solutions. The etch rate of {100} plane is 1㎛/min in ethylenediamine-pyrocatechol-water (EPW) solutions, 0.8㎛/min in hydrazinehydrate-water(HW) solutions, and 1㎛/min in potassiumhydroxide-normalpropanol-water(PNPW) etchants. The etch rate {111} plane and the etching velocity in the <100> direction on the silicon wafer surfaces are the largest and etched surface conditions are the best in EPW etchants.
Capacitance Scaling 구조와 여러 개의 전하 펌프를 이용한 고속의 ΣΔ Fractional-N PLL
권태하 대한전자공학회 2006 電子工學會論文誌-SD (Semiconductor and devices) Vol.43 No.10
A novel ΣΔ fractional-N PLL architecture for fast locking and fractional spur suppressing is proposed based on the capacitance scaling scheme. It changes the effective capacitance of loop filter (LF) by increasing and decreasing current to the capacitor via different paths with multiple charge pumps. The effective capacitance of loop filter (LF) can be scaled up/down depending on operating status while keeping LF capacitors small enough to be integrated into a single PLL chip. Fractional spurs suppressing have been achieved by reducing the magnitude of charge pump current when the PLL is in-lock without degrading fast locking characteristic. It has been simulated by HSPICE in a CMOS 0.35㎛ process, and shows that locking time is less than 8㎲ with the small size of LF capacitors, 200㎊ and 17㎊, and 2.8㏀ resistor. 본 논문에서는 capacitance scaling 구조를 이용하여 짧은 locking 시간과 작은 fractional spur를 가지는 ΣΔ fractional-N PLL을 설계 하였다. 루프필터의 실효 커패시턴스를 변화시키기 위하여 여러 개의 전하펌프를 이용해 서로 다른 경로로 커패시터에 전류를 공급하였다. 필터의 실효 커패시턴스는 동작상태에 따라 크기가 변하며 커패시터들은 하나의 PLL 칩에 집적화 할 수 있을 정도로 작은 크기를 가진다. 또한 PLL이 lock 되면 전하펌프 전류의 크기도 작아져 fractional spur의 크기도 작아진다. 제안된 구조는 HSPICE CMOS 0.35㎛ 공정으로 시뮬레이션 하였으며 8㎲ 이하의 locking 시간을 가진다. PLL의 루프 필터는 200㎊, 17㎊의 작은 커패시터와 2.8㏀의 저항으로 설계되었다.