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양세양(Saeyang Yang),김종안(Chongan Kim) 한국정보과학회 1993 정보과학회논문지 Vol.20 No.6
Timing optimization in logic synthesis is to minimize the critical path delay of the circuit. However, in the process of timing optimization, it is even possible to increase the critical path delay if the unsensitizable path is considered as the critical path. Because the possibility which the unsensitizable paths exist in the circuit increases as the size of the circuit becomes larger, the unsensitizable paths should be considered explicitly and carefully in the timing optimization. In this paper, we discuss a negative effect of the unsensitizable paths on timing optimization and propose one possible solution for it. 논리 회로 합성시의 타이밍 최적화는 회로의 임계 경로의 지연시간을 최소화하는 것이라 할 수 있다. 그러나 이 과정에서 unsensitizable 경로를 임계 경로로 잘못 생각하여 최적화를 시도하면 오히려 임계 지연 시간이 늘어날 수 있다. 회로의 규모가 커질수록 unsensitizable 경로의 존재 가능성은 커지게 되기 때문에 unsensitizable 경로를 신중히 고려해야 이러한 문제점을 피할 수 있다. 본 논문에서는 unsensitizable 경로가 타이밍 최적화시에 어떤 영향을 미치는가를 논하고, 이 문제를 해결할 수 있는 한가지 방법을 제시한다.
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유한상태기의 면적 최적화를 위한 상태할당 문제에의 해석적 접근
양세양(Saeyang Yang),김진옥(Jinok Kim) 한국정보과학회 1994 정보과학회논문지 Vol.21 No.7
본 논문에서는 유한상태기의 최적화 상태할당을 얻기위한 효과적인 알고리듬을 제시한다. 이것은, 최소면적을 상태할당 전에 미리 예측이 가능한 심볼릭 최소화 과정 중, 얼굴 내포 제약조건과 우위 및 논리합 제약조건을 입력과 출력의 부호화를 위한 제약조건으로써 발생시켜 최적 상태할당을 찾는 것이다. 발생되는 모든 제약조건을 만족하는 해가 존재하기 위한 필요충분 조건을 이진분할을 이용하여 기술 증명하고, 만약 주어진 제약조건을 모두 만족하는 해가 존재한다면, 다른 제약조건에 위배되지 않는 최소수의 주이진분할들을 찾아 최적한 상태할당을 구한다. This paper presents an effective algorithm for achieving an optimal state assignment of finite state machines(FSM's). During the process of symbolic minimization to estimate the minimal area for implementing FSM, face embedding constraints and domininance & disjunctive constraints are generated from constrained input/output encoding problem. The necessary and sufficient conditions to exist a solution that satisfies these constraints are described and proved by using dichotomies. If the existence of optimal solution is acknowleged, the proposed algorithm simply finds a minimal length encoding from a set of minimal prime dichotomies which doesn't vlolate any of above constraints.
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양세양(Saeyang Yang) 한국정보과학회 1991 한국정보과학회 학술발표논문집 Vol.18 No.2
조합논리회로의 성능최적화를 위한 새로운 알고리듬을 제안한다. 즉 회로의 임계경로 지연시간을 줄여주기 위하여 회로 고장검출에서 쓰여져 왔던 redundancy 개념을 확대한 P-path redundancy 개념을 새로 도입하여 임계경로의 side input들의 redundancy를 제거함으로서 임계경로 지연시간이 최소화된 회로를 얻을 수 있다 또한 본 논문에서 제안된 방법은 논리회로 합성시의 기술독립적인(technology independent) 단계에서 뿐만 아니라 기술중속적인(technology dependent)단계에서도 적용이 가능하며 특정 delay model에 구애를 받지 않는다.
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웨이브 파이프라이닝을 위한 기술독립적 VLSI 논리합성
양세양(Saeyang Yang),조환규(Hwankyu Cho) 한국정보과학회 1996 정보과학회논문지 : 시스템 및 이론 Vol.23 No.11
본 논문에서는 웨이브 파이브라이닝으로 구현되기에 적합하도록 회로를 합성하는 새로운 합성 알고리듬과 이를 이용한 합성 틀을 개발하여 이의 타당성을 검증하였다. 연구된 내용은 회로의 전체적 구조 정보를 조사하고 이를 이용하여 회로의 구조를 부분적으로 변환시킴으로서 웨이브 파이프라이닝에 적합한 회로를 합성하는 기법이다. 이 방법의 장점으로는 첫째, 회로의 전체적 구조 정보 조사시에 최적화 잠재력이 큰 불리안 성질을 이용한다는 것과, 둘째, 이를 회로 전체에 적용하지 않고 회로의 부분에만 한번에 한 노드 단위로만 적용함으로서 회로 전체 변환시 야기될 수 있는 부작용, 즉 변환전의 임계지연차보다 변환후의 임계지연차가 오히려 커지는 위험성을 매우 효과적으로 예측하여 방지할 수 있다는 것이다. 이 부분 변환 기법의 특성으로 인하여 이를 논리합성 단계에서 기술 독립적 단계에서 뿐만 아니라 기술 종속적인 단계에서도 사용이 가능하다는 것도 큰 장점이다. 이와 같은 특징들을 가지고 로직 균형잡기 합성을 수행하는 기법으로 본 논문에서는 회로내의 특정 경로들의 정적 신호부전달 특성을 이용하였다. 제안된 새로운 합성 기법은 기존 방법들의 문제점들을 극복할 수 있고, 웨이브 파이프라이닝의 장점을 극대화시킬 수 있다. In this paper, we developed a new synthesis algorithm and a CAD tool for designing the circuits suitable for wave pipelining implementation. The developed technique examines the global informations of circuits, and transforms their local structures with these informations. The rational side of the technique is; (1) it utilizes the Boolean property efficiently, which has high optimization potential, and (2) it can guarantee not to increase the critical difference of circuits at the worst case. The local transformation property makes this technique possible to use at the technical dependent phase as well as at the technical independent phase. More specifically, we used the static sensitization criterion to balance the circuit delay, thereby minimizing critical difference of circuits. This new synthesis technique can overcome the main problems of previous techniques, and maximize the advantages of wave pipelining.
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양세양(Saeyang Yang),송해진(Haejin Song) 한국정보과학회 1995 정보과학회논문지 Vol.22 No.4
본 논문에서는 D 플립플롭을 갖는 동기 순차회로의 타이밍 최적화를 위한 새로운 순차적 기법을 제안한다. 이 기법은 회로의 임계 지연시간을 줄이기 위하여 복수 시간틀상에서의 순차적인 정적 신호전달 개념을 이용하는데, 최악의 경우에서도 타이밍 최적화 과정에 의해 임계 지연시간이 늘어나지 않음을 보장한다. 이는 기존의 대부분의 기법들은 회로 구조를 한번에 전면적으로 변환시키는데 반하여, 본 기법은 최적화 과정의 매 단계에서 전체적인 정보를 이용하여 회로 구조를 국지직으로 변환시키기 때문이다. 본 기법은 또한 회로 내에 존재할 수 있는 새시조향의 병목을 효과적으로 제거할 수 있어서 동기 순차회로의 타이밍 최적화를 위하여 재시조향 기법과 상호 보완적으로 사용될 수 있다. 본 논문에서는 또한 본 기법 단독으로, 그리고 재시조향과 같이 회로에 적용시킬 때에 임계 지연시간을 줄일 수 있는 회로의 구조를 체계적으로 분석하였다. 본 기법의 효율성은 예비 실험을 통하여 확인하였다. This paper presents a new generic sequential technique for timing optimization of arbitrary synchronous sequential circuits with edge-triggered D flip-flops. The technique exploits the sequential static unsensitization criterion over the multiple time-frames for reducing the critical delay of circuits, and guarantees that the critical delay of resulting circuits doesn′t increase even at the worst case. It results from the fact that the proposed technique changes the circuit structure locally by utilizing the global informations at each step in optimization procedure, opposed to most other approaches which change it globally. Eliminating the retiming bottleneck of circuits, the proposed technique and retiming could be the complements each of the other. We also carefully analyze the circuit structures which are susceptible to this technique with and without retiming. Some preliminary experimental results have shown the effectiveness of the proposed technique.
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