쓰기 동작의 에너지 감소를 통한 비터비 디코더 전용 저전력 임베디드 SRAM 설계

당호영(Hoyoung Tang),신동엽(Dongyeob Shin),송동후(Donghoo Song),박종선(Jongsun Park) 대한전자공학회 2013 전자공학회논문지 Vol.50 No.11

비터비 디코더(Viterbi decoder)용 임베디드 SRAM은 범용(General purpose) CPU에 쓰이는 SRAM과 달리 읽기, 쓰기 동작이 비터비 복호 알고리즘에 따라 일정한 액세스 패턴을 갖고 동작한다. 이 연구를 통하여 제안된 임베디드 SRAM의 구조는 이러한 메모리 동작의 패턴에 최적화되어 워드라인과 비트라인에서 발생하는 불필요한 전력소모를 제거함으로써 쓰기 동작의 소모 전력을 크게 줄일 수 있다. 65nm CMOS 공정으로 설계된 비터비 디코더는 본 논문에서 제안된 SRAM 구조를 이용하여 기존의 임베디드 SRAM 대비 8.92%만큼 면적증가로 30.84% 소모 전력 감소를 이룩할 수 있었다. By exploiting the regular read and write access patterns of embedded SRAM memories inside Viterbi decoder, the memory architecture can be efficiently modified to reduce the power consumption of write operation. According to the experimental results with 65nm CMOS process, the proposed embedded memory used for Viterbi decoder achieves 30.84% of power savings with 8.92% of area overhead compared to the conventional embedded SRAM approaches.

개선된 메모리 셀을 활용한 문턱전압 이하스태틱 램 어레이 설계

김태훈,정연배 한국전기전자학회 2019 전기전자학회논문지 Vol.23 No.3

This paper suggests an advanced 8T SRAM which can operate properly in subthreshold voltage regime. The memorycell consists of symmetric 8 transistors, in which the latch storing data is controlled by a column-wise assistline. Duringthe read, the data storage nodes are temporarily decoupled from the read path, thus eliminating the read disturbance. Additionally, the cell keeps the noise-vulnerable ‘low’ node close to the ground, thereby improving the dummy-readstability. In the write, the boosted wordline facilitates to change the contents of the memory bit. At 0.4 V supply, theadvanced 8T cell achieves 65% higher dummy-read stability and 3.7 times better write-ability compared to thecommercialized 8T cell. The proposed cell and circuit techniques have been verified in a 16-kbit SRAM array designedwith an industrial 180-nm low-power CMOS process. 본 논문에서는 트랜지스터의 문턱전압 보다 낮은 초저전압 환경에서도 안정적으로 동작할 수 있는 8T SRAM에 대해 기술하였다. 제안한 메모리 셀은 대칭적인 8개의 트랜지스터로 구성되며, 셀 내부의 데이터 저장 래치는 열 방향의 보조라인을통해 제어된다. 읽기동작 시, 데이터 저장노드와 비트라인이 동적으로 분리되어 비트라인으로부터 교란을 받지 않는다. 또한,노이즈에 민감한 ‘0’-노드 전압상승이 낮아 dummy-read 안정도가 높다. 아울러, 제안한 셀은 쓰기능력을 높이기 위해boosting 전압을 사용한다. 상용화된 8T SRAM 셀과 비교했을 때, 제안한 셀의 dummy-read 마진과 쓰기마진이 0.4 V 전원전압에서 각각 65%, 3.7배 향상된 안정성을 보이며, 공정변화에 따른 안정도의 내성이 더 우수하다. 활용 예시를 위해 산업체에서 제공하는 180 nm CMOS 공정으로 SRAM 회로를 설계하여 그 동작 및 성능을 검증하였다.

SRAM 이중-포트를 위한 내장된 메모리 BIST IP 자동생성 시스템 개발

심은성,이정민,이찬영,장훈,Shim Eun-Sung,Lee Jung-Min,Lee Chan-Young,Chang Hoon 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.2

In this paper, we develop the common CAD tool that creates the automatically BIST IP by user settings for the convenient test of embedded memory. Previous tools have defect that when memory model is changed, BIST IP must re-designed depending on memory model because existing tools is limited the widely used algorithms. We develop the tool that is created automatic BIST IP. It applies the algorithm according to the memory model which user requests We usually use the multi-port asynchronous SRAM needless to refresh as the embedded memory. However, This work researches on the dual-port SRAM. 본 논문에서는 내장된 메모리의 테스트를 편리하게 하기 위하여 간단한 사용자 설정에 의해 자동으로 BIST IP를 생성해 내는 범용 CAD 툴을 개발하였다. 기존의 툴들은 널리 사용되고 있는 알고리즘에 국한되어 있어 메모리의 모델이 변하게 되면 다시 메모리 모델에 따라 BIST IP를 설계해야 하는 번거로움이 있었다. 하지만 본 논문에서는 사용자가 원하는 메모리 모델에 따라 알고리즘을 적용해 자동으로 BIST IP를 생성해 주는 툴을 개발하였다. 내장된 메모리로는 리프레쉬가 필요 없는 다중-포트 비동기식 SRAM이 가장 많이 사용되며, 본 연구에서는 이중-포트 SRAM에 대하여 연구 하였다.

고속 임베디드 응용을 위한 메모리 제어 칩

권승탁,이계철 한국기계기술학회 2010 한국기계기술학회지 Vol.12 No.3

디스플레이 IC 내장형 Dual-Port 1T-SRAM를 위한 간단한 시프트 로직 회로를 이용한 데이터라인 리던던시 회로

권오삼,민경식,Kwon, O-Sam,Min, Kyeong-Sik 한국전기전자학회 2007 전기전자학회논문지 Vol.11 No.4

본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정을 이용하여 $320{\times}120{\times}18$-Bit Dual-port 1T-SRAM로 구현하여 검증하였다. 한 개의 인버터와 한 개의 낸드 게이트로 이루어진 시프트 로직 회로(shift logic circuit)를 이용해서 기존의 데이터라인 리던던시 회로 보다는 훨씬 간단하게 컨트롤 로직을 구현함으로써 한 개의 비트라인 페어(bit line pair)의 피치(pitch) 내에서 필요한 컨트롤 로직을 모두 구현할 수 있었다. 또한 시프트 로직 회로를 개선해서 worst case에서의 delay를 12.3ns에서 5.9ns로 52% 감소시켜서 워드라인 셋업 후에서 센스앰프 셋업까지의 시간 동안에 데이터라인 스위칭 작업을 완료할 수 있게 하여서 데이터라인 리던던시 회로의 타이밍 오버헤드(timing overhead)를 row cycle 시간에 의해 감추어지게 할 수 있었다. 본 논문에서 제시된 데이터라인 리던던시 회로의 면적 오버헤드(area overhead)는 약 7.6%로 예측된다. In this paper, a simple but effective Dataline Redundancy Circuit (DRC) is proposed for a dual-port 1T-SRAM embedded in Display ICs. The DRC designed in the dual-port $320{\times}120{\times}18$-bit 1T-SRAM is verified in a 0.18-um CMOS 1T-SRAM process. In the DRC, because its control logic circuit can be implemented by a simple Shift Logic Circuit (SLC) with only an inverter and a NAND that is much simpler than the conventional, it can be placed in a pitch as narrow as a bit line pair. Moreover, an improved version of the SLC is also proposed to reduce its worst-case delay from 12.3ns to 5.9ns by 52%. By doing so, the timing overhead of the DRC can be hidden under the row cycle time because switching of the datalines can be done between the times of the word line setup and the sense amplifier setup. The area overhead of the DRC is estimated about 7.6% in this paper.

An Advanced Embedded SRAM Cell with Expanded Read/Write Stability and Leakage Reduction

Chung, Yeon-Bae Institute of Korean Electrical and Electronics Eng 2012 전기전자학회논문지 Vol.16 No.3

Data stability and leakage power dissipation have become a critical issue in scaled SRAM design. In this paper, an advanced 8T SRAM cell improving the read and write stability of data storage elements as well as reducing the leakage current in the idle mode is presented. During the read operation, the bit-cell keeps the noise-vulnerable data 'low' node voltage close to the ground level, and thus producing near-ideal voltage transfer characteristics essential for robust read functionality. In the write operation, a negative bias on the cell facilitates to change the contents of the bit. Unlike the conventional 6T cell, there is no conflicting read and write requirement on sizing the transistors. In the standby mode, the built-in stacked device in the 8T cell reduces the leakage current significantly. The 8T SRAM cell implemented in a 130 nm CMOS technology demonstrates almost 100 % higher read stability while bearing 20 % better write-ability at 1.2 V typical condition, and a reduction by 45 % in leakage power consumption compared to the standard 6T cell. The stability enhancement and leakage power reduction provided with the proposed bit-cell are confirmed under process, voltage and temperature variations.

여분의 메모리를 이용한 SRAM 재사용 설계 및 검증

심은성,장훈,Shim Eun sung,Chang Hoon 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.4A

본 논문에서는 내장된 메모리의 자체 테스트를 통한 메모리 고장 유무 확인과 더불어 메인 메모리의 고장난 부분을 여분의 메모리로 재배치하여 사용자로 하여금 고장난 메모리를 정상적인 메모리처럼 사용할 수 있도록 BISR(Build-In Self Repair) 설계 및 구현을 하였다. 메인 메모리를 블록 단위로 나누어 고장난 셀의 블록 전체를 재배치하는 방법을 사용하였으며, BISR은 BIST(Build-In Self Test) 모듈과 BIRU(Build-In Remapping Unit) 모듈로 구성된다. 실험결과를 통해 고장난 메모리를 여분의 메모리로 대체하여 사용자가 메모리를 사용함에 있어서 투명하게 제공하는 것을 확인 할 수 있다. bIn this paper, built-in self-repair(BISR) is proposed for semiconductor memories. BISR is consisted of BIST(Buit-in self-test) and BIRU(Built-In Remapping Uint). BIST circuits are required not oがy to detect the presence of faults but also to specify their locations for repair. The memory rows are virtually divided into row blocks and reconfiguration is performed at the row block level instead of the traditional row level. According to the experimental result, we can verify algorithm for replacement of faulty cell.

An Advanced Embedded SRAM Cell with Expanded Read/Write Stability and Leakage Reduction

정연배 한국전기전자학회 2012 전기전자학회논문지 Vol.16 No.3

Data stability and leakage power dissipation have become a critical issue in scaled SRAM design. In this paper, an advanced 8T SRAM cell improving the read and write stability of data storage elements as well as reducing the leakage current in the idle mode is presented. During the read operation, the bit-cell keeps the noise-vulnerable data ‘low’ node voltage close to the ground level, and thus producing near-ideal voltage transfer characteristics essential for robust read functionality. In the write operation, a negative bias on the cell facilitates to change the contents of the bit. Unlike the conventional 6T cell, there is no conflicting read and write requirement on sizing the transistors. In the standby mode, the built-in stacked device in the 8T cell reduces the leakage current significantly. The 8T SRAM cell implemented in a 130 nm CMOS technology demonstrates almost 100 % higher read stability while bearing 20 % better write-ability at 1.2 V typical condition, and a reduction by 45 % in leakage power consumption compared to the standard 6T cell. The stability enhancement and leakage power reduction provided with the proposed bit-cell are confirmed under process, voltage and temperature variations.

저전력 임베디드 시스템을 위한 프로그램이 수행되는 메모리에 따른 소비전력의 정략적인 분석

최하연(Hayeon Choi),구영경(Youngkyoung Koo),박상수(Sangsoo Park) 한국멀티미디어학회 2016 멀티미디어학회논문지 Vol.19 No.7

고장 모델 기반 메모리 BIST 회로 생성 시스템 설계

이정민,심은성,장훈,Lee Jeong-Min,Shim Eun-Sung,Chang Hoon 대한전자공학회 2005 電子工學會論文誌-SD (Semiconductor and devices) Vol.42 No.2

본 논문에서는 사용자로부터 테스트하고자 하는 고장 모델을 입력받아 적절한 much 테스트 알고리즘을 만들고 BIST 회로를 생성해 주는 Memory BIST Circuit Creation System(MBCCS) 을 제안하고 있다. 기존의 툴들은 널리 사용되고 있는 알고리즘에 국한되어 메모리의 사양이 변할 경우 거기에 맞는 BIST 회로를 다시 생성해주는 번거로움이 있었다. 하지만 본 논문에서 제안한 툴에서는 다양해진 메모리 구조에 적합한 메모리 BIST 회로를 사용자 요구에 맞는 알고리즘을 적용해서 자동적으로 생성하게 하였고, 임의적으로 선택된 고장 모델에 대한 알고리즘을 제안된 규칙에 따라 최적화함으로 해서 효율성을 높였다. 또한 다양한 크기의 폭을 갖는 주소와 데이터를 지원하며 IEEE 1149.1 회로와의 인터페이스도 고려하였다. In this paper, we propose a memory BIST Circuit Creation System which creates BIST circuit based on user defined fault model and generates the optimized march test algorithm. Traditional tools have some limit that regenerates BIST circuit after changing the memory type or test algorithm. However, this proposed creation system can automatically generate memory BIST circuit which is suitable in the various memory type and apply algorithm which is required by user. And it gets more efficient through optimizing algorithms for fault models which is selected randomly according to proposed nile. In addition, it support various address width and data and consider interface of IEEE 1149.1 circuit.