본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정...
http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
https://www.riss.kr/link?id=A101123613
권오삼 ; 민경식 ; Kwon, O-Sam ; Min, Kyeong-Sik
2007
Korean
KCI등재
학술저널
129-136(8쪽)
2
0
상세조회0
다운로드국문 초록 (Abstract)
본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정...
본 논문에서는 Dual-Port 구조를 사용하는 Display IC용 내장형 1T-SRAM에 적합한 간단하고 효과적인 새로운 데이터라인 리던던시 회로(dataline redundancy circuit)를 제안하고 이를 0.18-um CMOS 1T-SRAM 공정을 이용하여 $320{\times}120{\times}18$-Bit Dual-port 1T-SRAM로 구현하여 검증하였다. 한 개의 인버터와 한 개의 낸드 게이트로 이루어진 시프트 로직 회로(shift logic circuit)를 이용해서 기존의 데이터라인 리던던시 회로 보다는 훨씬 간단하게 컨트롤 로직을 구현함으로써 한 개의 비트라인 페어(bit line pair)의 피치(pitch) 내에서 필요한 컨트롤 로직을 모두 구현할 수 있었다. 또한 시프트 로직 회로를 개선해서 worst case에서의 delay를 12.3ns에서 5.9ns로 52% 감소시켜서 워드라인 셋업 후에서 센스앰프 셋업까지의 시간 동안에 데이터라인 스위칭 작업을 완료할 수 있게 하여서 데이터라인 리던던시 회로의 타이밍 오버헤드(timing overhead)를 row cycle 시간에 의해 감추어지게 할 수 있었다. 본 논문에서 제시된 데이터라인 리던던시 회로의 면적 오버헤드(area overhead)는 약 7.6%로 예측된다.
다국어 초록 (Multilingual Abstract)
In this paper, a simple but effective Dataline Redundancy Circuit (DRC) is proposed for a dual-port 1T-SRAM embedded in Display ICs. The DRC designed in the dual-port $320{\times}120{\times}18$-bit 1T-SRAM is verified in a 0.18-um CMOS 1T-SRAM process...
In this paper, a simple but effective Dataline Redundancy Circuit (DRC) is proposed for a dual-port 1T-SRAM embedded in Display ICs. The DRC designed in the dual-port $320{\times}120{\times}18$-bit 1T-SRAM is verified in a 0.18-um CMOS 1T-SRAM process. In the DRC, because its control logic circuit can be implemented by a simple Shift Logic Circuit (SLC) with only an inverter and a NAND that is much simpler than the conventional, it can be placed in a pitch as narrow as a bit line pair. Moreover, an improved version of the SLC is also proposed to reduce its worst-case delay from 12.3ns to 5.9ns by 52%. By doing so, the timing overhead of the DRC can be hidden under the row cycle time because switching of the datalines can be done between the times of the word line setup and the sense amplifier setup. The area overhead of the DRC is estimated about 7.6% in this paper.
기동표적 추적을 위한 상호작용다수모델 추적필터에 관한 연구
크기에 따른 솔레노이드 형태 RF 칩 인덕터의 주파수 특성 연구
향상된 전기적 특성을 갖는 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터에 관한 연구
무선 센서 네트워크에서 크로스 레이어 기반의 에너지 효율적인 클러스터링 프로토콜
학술지 이력
연월일 | 이력구분 | 이력상세 | 등재구분 |
---|---|---|---|
2024 | 평가예정 | 재인증평가 신청대상 (재인증) | |
2021-01-01 | 평가 | 등재학술지 선정 (계속평가) | |
2020-12-01 | 평가 | 등재후보로 하락 (재인증) | |
2017-01-01 | 평가 | 등재학술지 선정 (계속평가) | |
2016-01-01 | 평가 | 등재후보학술지 유지 (계속평가) | |
2015-12-01 | 평가 | 등재후보로 하락 (기타) | |
2011-01-01 | 평가 | 등재 1차 FAIL (등재유지) | |
2009-01-01 | 평가 | 등재학술지 유지 (등재유지) | |
2006-01-01 | 평가 | 등재학술지 선정 (등재후보2차) | |
2005-10-17 | 학술지명변경 | 외국어명 : 미등록 -> Journal of IKEEE | |
2005-05-30 | 학술지등록 | 한글명 : 전기전자학회논문지외국어명 : 미등록 | |
2005-03-25 | 학회명변경 | 한글명 : (사) 한국전기전자학회 -> 한국전기전자학회영문명 : 미등록 -> Institute of Korean Electrical and Electronics Engineers | |
2005-01-01 | 평가 | 등재후보 1차 PASS (등재후보1차) | |
2004-01-01 | 평가 | 등재후보 1차 FAIL (등재후보1차) | |
2003-01-01 | 평가 | 등재후보학술지 선정 (신규평가) |
학술지 인용정보
기준연도 | WOS-KCI 통합IF(2년) | KCIF(2년) | KCIF(3년) |
---|---|---|---|
2016 | 0.3 | 0.3 | 0.29 |
KCIF(4년) | KCIF(5년) | 중심성지수(3년) | 즉시성지수 |
0.24 | 0.22 | 0.262 | 0.17 |