네트워크 코딩에서의 유한필드 연산의 구현과 성능 영향 평가

이철우(Chul-Woo Lee),박준상(Joon-Sang Park) 한국컴퓨터정보학회 2008 韓國컴퓨터情報學會論文誌 Vol.13 No.2

P2P(Peer-to-Peer) 시스템에서의 네트워크 코딩 기법의 사용은 파일전송시간을 단축할 수 있는 등 여러 장점들이 존재한다. 네트워크 코딩 방식과 기존의 통신 방식과의 가장 큰 차이점은, 발신지와 목적지 노드에서만 수행하던 데이터의 부호화와 복호화가 네트워크 코딩 방식의 경우 중간경유 노드들에서도 수행된다는 것이다. 그러나 네트워크 코딩 기법은 소프트웨어적으로 어떻게 구현하느냐에 따라 그 장점이 상쇄될 수 있는 많은 요소들은 존재한다. 먼저, 네트워크 코딩에서의 연산은 유한필드에서 정의되기 때문에 연산을 구현할 때 일반 연산명령을 이용할 수 없고 유한필드 연산 알고리즘을 필요로 하고 알고리즘의 선택이 시스템 전제척인 성능에 큰 영호노을 준다. 또한, 필드의 크기 등 시스템의 성능에 큰 영향을 미치는 다른 요소들이 존재한다. 본 논문에서는 위와 같은 요소들이 네트워크 코딩의 성능에 미치는 영향을 살펴본다. 보다 구체적으로는 실험을 통해 이러한 요소들이 각각 2-5배정도의 성능 차이를 줄 수 있다는 사실을 보여주고 따라서 이러한 성능 분석을 토대로 네트워크 코딩을 이용한 시스템의 설계 시에는 가능한 한 큰 필드 크기를 선택하는 등 각 요소별로 시스템 성능의 최대화를 이룰 수 있는 선택을 할 것을 제안한다. Using Network Coding in P2P systems yields great benefits, e.g., reduced download delay. The core notion of Network Coding is to allow encoding and decoding at intermediate nodes. which are prohibited in the traditional networking. However, improper implementation of Network Coding may reduce the overall performance of P2P systems. Network Coding cannot work with general arithmetic operations. since its arithmetic is over a Finite Field and the use of an efficient Finite Field arithmetic algorithm is the key to the performance of Network Coding. Also there are other important performance parameters in Network Coding such as Field size. In this paper we study how those factors influence the performance of Network Coding based systems. A set of experiments shows that overall performance of Network Coding can vary 2-5 times by those factors and we argue that when developing a network system using Network Coding those performance parameters must be carefully chosen.

유한 필드 GF(2^m)상의 비트-패러럴 시스톨릭 나눗셈기

김창훈,김종진,안병규,홍춘표 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 나눗셈 A($\chi$)/B($\chi$) mod G($\chi$)을 수행하는 고속의 병렬 시스톨릭 나눗셈기를 제안한다. 제안된 나눗셈기는 이진 최대공약수(GCD) 알고리즘에 기반하며, FPGA 칩을 이용하여 구현 및 검증한다. 본 연구에서 제안된 나눗셈기는 연속적인 입력 데이터에 대해 초기 5m-2 클럭 사이클 지연후, 1 클럭 사이클 비율로 나눗셈 결과를 출력한다. 본 논문에서 제안된 나눗셈기를 기존의 병렬형 시스톨릭 나눗셈기들과 비교했을 때, 훨씬 적은 하드웨어의 사용으로 계산지연 시간을 상당히 감소 시켰다. 또한 제안된 나눗셈기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m에 대하여 높은 확장성 및 유연성을 제공한다. 따라서 제안된 구조는 VLSI 구현에 매우 적합하다. This paper presents a high-speed bit-parallel systolic divider for computing modular division A($\chi$)/B($\chi$) mod G($\chi$) in finite fields GF$(2^m)$. The presented divider is based on the binary GCD algorithm and verified through FPGA implementation. The proposed architecture produces division results at a rate of one every 1 clock cycles after an initial delay of 5m-2. Analysis shows that the proposed divider provides a significant reduction in both chip area and computational delay time compared to previously proposed systolic dividers with the same I/O format. In addition, since the proposed architecture does not restrict the choice of irreducible polynomials and has regularity and modularity, it provides a high flexibility and Scalability with respect to the field size m. Therefore, the proposed divider is well suited to VLSI implementation.

공간 효율적인 비트-시리얼 제곱/곱셈기 및 AB$^2$-곱셈기

이원호,유기영 한국정보과학회 2004 정보과학회논문지 : 시스템 및 이론 Vol.31 No.1

The important arithmetic operations over finite fields include exponentiation, division, and inversion. An exponentiation operation can be implemented using a series of squaring and multiplication operations using a binary method, while division and inversion can be performed by the iterative application of an AB$^2$ operation. Hence, it is important to develop a fast algorithm and efficient hardware for this operations. In this paper presents new bit-serial architectures for the simultaneous computation of multiplication and squaring operations, and the computation of an $AB^2$ operation over $GF(2^m)$ generated by an irreducible AOP of degree m. The proposed architectures offer a significant improvement in reducing the hardware complexity compared with previous architectures, and can also be used as a kernel circuit for exponentiation, division, and inversion architectures. Furthermore, since the Proposed architectures include regularity and modularity, they can be easily designed on VLSI hardware and used in IC cards. 현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산은 지수승과 나눗셈, 역원 둥이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있고, 나눗셈이나 역원 연산은 A$B^2$ 연산을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨언 구조 개발이 중요하다. 본 논문에서는 차수가 m인 기약 AOP에 의해 생성되는 $GF(2^m)$상의 제곱과 곱셈을 동시에 할 수 있는 새로운 구조의 비트-시리얼 제곱/곱셈기와 $AB^2$ -곱셈기를 구현하였다. 제안된 연산기들은 지수기와 나눗셈 및 역원기의 핵심 회로로 사용될 수 있으며 기존의 연산기들과 비교하여 보다 작은 하드웨어 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성을 가지기 때문에 VLSI 칩과 같은 하드웨어로 쉽게 구현함으로써 IC 카드에 이용될 수 있다.

페이즈 필드법에 기반한 패치 안테나의 위상최적설계

김철웅(Cheolwoong Kim),임희승(Heeseung Lim),유정훈(Jeonghoon Yoo) 대한기계학회 2014 대한기계학회 춘추학술대회 Vol.2014 No.11

유한 필드 GF(2^m)상에서의 LSB 우선 디지트 시리얼 곱셈기 구현

김창훈,홍춘표,우종정,Kim, Chang-Hun,Hong, Chun-Pyo,U, Jong-Jeong 한국정보처리학회 2002 정보처리학회논문지 A Vol.9 No.3

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다. In this paper we, implement LSB-first digit-serial systolic multiplier for computing modular multiplication $A({\times})B$mod G ({\times})in finite fields GF $(2^m)$. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of regularity, modularity, and unidirectional data flow, it shows good extension characteristics with respect to m and L.

유한 필드 GF(2m)상의 비트-패러럴 시스톨릭 나눗셈기

김창훈 ( Kim Chang Hun ),김종진 ( Kim Jong Jin ),안병규 ( An Byeong Gyu ),홍춘표 ( Hong Chun Pyo ) 한국정보처리학회 2004 정보처리학회논문지 A Vol.11 No.2

This paper presents a high-speed bit-parallel systolic divider for computing modular division A(x)/B(x) mod G(x) in finite fields GF(2m). The presented divider is based on the binary GCD algorithm and 5m-2. through FPGA implementation. The proposed architecture produces division results at a rate of one every 1 clock cycles after an initial delay of 5m-2. Analysis shows that the proposed divider provides a significant reduction in both chip area and computational delay time compared to previously proposed systolic dividers with the same I/O format. In addition,since the proposed architecture does not restrict the choice of irreducible polynomials and has regularity and modularity,it provides a high flexibility and scalability with respect to the field size m. Therefore,the proposed divider is well suited to VLSI implementation.

유한 필드 GF ( 2m ) 상에서의 LSB 우선 디지트 시리얼 곱셈기 구현

김창훈(Chang Hoon Kim),홍춘표(Chun Pyo Hong),우종정(Jong Jung Woo) 한국정보처리학회 2002 정보처리학회논문지 A Vol.9 No.3

In this paper we, implement LSB-first digit-serial systolic multiplier for computing modular multiplication A(x)B(x) mod G(x) in finite fields GF(2^m). If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of regularity, modularity, and unidirectional data flow, it shows good extension characteristics with respect to m and L.