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- 저자 : 조현묵 (검색결과 160 건)
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전압 레귤레이터를 내장한 이동통신용 VCO(Voltage Controlled Oscillator) 설계
조현묵,Cho, Hyon-mook 한국음향학회 1997 韓國音響學會誌 Vol.16 No.4
본 논문은 이동통신기기의 핵심부품중 하나인 VCO를 IC로 설계한 내용을 기술하였다. 설계한 VCO는 배리캡을 사용한 LC 동조형발진기로 구현하였다. 사용한 발진소자중 인덕터는 실리콘 IC 구현상의 난점[8]으로 인해 외부로 구성하고 나머지부분을 모두 IC화 하였다. 제작하는데 사용된 마스크 수는 15개이며 칩 사이즈는 1150um${\times}$780um이다. 제작한 VCO IC를 테스트한 결과 전원전압 5V에서 제어전압을 1V에서 3V로 변화시킬때 880MHz 영역에서 동작하였으며 주파수 천이는 425KHz/V, 주파수 편이는 1.97MHz/T, 캐리어 레벨은 -7dBm, 전류소모는 16.7mA이었다. 또한, 위상 잡음은 50KHz 오프셋에서 -80dBc/Hz 이며 중심주파수에 대한 하모닉응답은 -41dBm 이다. 향후 송수신단을 단일 칩화하기 위해서는 외부회로도 실리콘 기판위에 구현할 수 있는 실리콘 MMIC[1][8]에 대한 연구가 수행되어야 할 것이다. In this paper, one of the core components of a mobile communication system, VCO(Voltage Controlled Oscillator) IC is designed. The VCO IC was designed, have realized as LC turned oscillator using varicap. LC sinusoidal tuned oscillator generally requires external inductors and thus remainding circuit is implemneted in monolithic IC. The circuit is fabricated using an 15 mask IC process and has a die size of 1150um${\times}$780um. The tests showed that VCO was operated at frequencies in the regions between 880MHz-915MHz in the control voltage range of 1V to 3V at 5V supply voltage and as the power supply was varied from 4.5V to 5.5V, the frequency varied 425KHz/V. The VCO IC has frequency shift of 1.97MHz/T, carrier level of -7dBm and power consumption of 16.7mA. Also it has phase noise of -80dBc/Hz, offset at 50KHz and harmonic response of center frequency is -41dBm. For the future development of the transceiver 1 chip, the previously mentioned external devices need to be incorporated into Si MMIC.
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재배종 감자 반수체의 비중과 Glucose 함량의 유전적 변이
조현묵,박영은,임학태,신관용 한국육종학회 2003 한국육종학회지 Vol.35 No.4
Specific gravity and glucose contents of 91 dihaploid clones induced through the crosses between tetraploid (2n=4x=48)potatoes and diploid (2n=2x=24) potatoes were investigated to compare with their maternal tetraploid cultivars. Mean specificgravity of tetraploid cultivars was higher (1.076) than that (1.063) of dihaploid clones, but there was no difference of glucose con-tents in different ploidy levels. Among 91 dihaploid clones, 16 clones had a high specific gravity above 1.080, 14 clones had lowglucose content less than 0.25% after cold storage at 4ocose content after cold storage. Specific gravity and glucose content seemed to be significantly affected by the genetic componentsof maternal tetraploid cultivars.
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CAM(Content Addressable Memory)의 병렬테스팅을 위한 Built-in 테스트회로 설계에 관한 연구
조현묵,박노경,차균현 한국통신학회 1994 韓國通信學會論文誌 Vol.19 No.6
본 논문에서는 CAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한 알고리즘과 테스트회로를 설계하였다. 즉, 짧은 시간에 최소의 부가회로를 이용하여 외부의 장비에 의존하지 않고 테스트하는 내장 테스트회로를 설계하였다. 부가적으로 첨가된 회로로는 병렬비교기와 오류검출기가 있고, 병렬테스팅을 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트패턴을 구하기 위해 Eulerian path의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 워드수에 관계없이 324+2b(b:비트수) 만큼의 동작으로 CAM의 모든 내용을 테스트할 수 있다. 전체 회로중에서 테스트회로가 차지하는 면적은 약 7.5%정도가 된다. In this paper, algorithm and built-in test circuit for testing all PSF(Pattern Sensitive Fault) occuring in CAM(Content Addressable Memory) are proposed. That is, built-in test circuit that uses minimum additional circuit without external equipment is designed. Additional circuit consist`s of parallel comparator, error detector, and modified decoder for parallel testing. Besides, the study on eulerian path for effectiv test pattern is carried out simultaneously. Consequently, using proposed algorithm, we can test all contents of CAM with 325+2b(b:number of bits) operations regardless of number of words. The area occupied by test circuit is about 7.5% of total circuit area.
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LED 모듈을 이용한 VLC(Visible Light Communication) 시스템의 성능향상 방안
조현묵,Cho, Hyun-Mook 한국전기전자학회 2018 전기전자학회논문지 Vol.22 No.3
본 연구에서는 온-오프 키잉 변조/복조를 기반으로 데이터의 전송속도를 30MHz 클럭 송신/수신할 수 있는 가시광 통신 시스템을 구현하였다. 구현된 시스템의 데이터 속도는 발광 다이오드/포토 다이오드 드라이버로 구성된 VLC 채널과 송/수신 플랫폼의 VLC 신호의 전송 및 수신에 대한 기능 시험을 통해 확인할 수 있었다. 그러나, VLC 송/수신 통합모듈에 대한 실험에서는 최대 전송속도가 15MHz로 측정되었다. 따라서, 본 연구에서는 실제 조명으로 사용할 수 있는 출력 15W 이상의 LED 모듈을 이용하여 가시광통신 시스템을 구현할 때 근본적으로 발생할 수 있는 문제점에 대해서 기술하고 개선 방안을 제안한다. In this paper, we implemented a VLC(Visible Light Communication) system capable of transmitting/receiving data on a 30MHz clock based on On/Off keying modulation/demodulation. The data rate of the implemented system can be verified by functional verification of VLC channel composed of LED/photodiode driver and VLC transmitting/receiving signal of Tx/Rx platform. But, In the experimental results with the VLC transmitting/receiving for combined module, the maximum transmission rate was measured at 15 MHz. Therefore, we describe the problems that can occur when implement the VLC system using the LED module with output power of 15W or more and propose ways to improve it.
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실리콘 IC에서 정사각-나선형 인덕터의 컴퓨터를 이용한 설계
조현묵 公州大學校工科大學生産技術硏究所 1996 論文集 Vol.4 No.-
Planar inductors have been implemented in practical systems for many years using a variety of substrates. In the early development of Si IC's, planar inductors were investigated but the prevailing lithographic limitations and relatively low frequencies of operation led to their abandonment as impractical due to excessive chip area requirement and low Q. This paper describes a computer program developed for calculating inductances for square geometries, the variables considered being track width, space between tracks, and number of turns. Although, the effects of film thickness and frequency on the mutual-inductance parameter are discussed.
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RAM의 병렬 테스팅을 위한 알고리듬개발 및 테스트회로 설계에 관한 연구
조현묵,백경갑,백인천,차균현 한국통신학회 1992 韓國通信學會論文誌 Vol.17 No.7
본 논문에서는 RAM에서 발생하는 모든 PSF(Pattern Sensitive Fault)를 검사하기 위한알고리즘과 테스트회로를 제안하였다. 기존의 테스트회로와 사용된 알고리즘은 RAM셀들을 연속적으로 테스트하거나 메모리의 2차원적 구조를 사용하지 못했기 때문에 많은 테스트 시간이 소요되었다. 본 논문에서는 기존의 RAM회로에 테스트를 위한 부가적인 회로를 첨가하여 병렬적으로 RAM을 테스트 하는 방법을 제안하였다. 부가적으로 첨가된 회로로는 병렬 비교기와 오류 검출기, 그룹 선택회로 이고 병렬 테스팅 위해서 수정된 디코더를 사용하였다. 또한, 효과적인 테스트 패턴을 구하기 위해 Eulerian경로의 구성방법에 대해서도 연구를 수행하였다. 결과적으로, 본 논문에서 사용한 알고리즘을 사용하면 b x w=n의 매트릭스 형태로 표현되는 RAM을 테스트하는데 325*워드라인 수 만큼의 동작이 필요하게 된다. 구현한 각 회로에 대해서 회로 시뮬레이션을 수행한 후 10 bit*32 word Testable RAM을 설계하였다. In this paper, algorithm and testable circuit to find all PSF(Pattern Sensitive Fault ) occured in RAM were proposed. Conventional test circuit and algorithm took much time in testing because consecutive test for RAM cells or f-dimensional memory struciure was not employed. In this paper, methodology for parallel RAM-testing was proposed by compensating additional circuit for test to conventional RAM circuit. Additional circuits are parallel comparator, error detector, group selector circuit and a modified decoder used for parallel testing. And also, the constructive method of Eulerian path to obtain efficient test pattern was performed. Consequently, If algorithm proposed in this paper Is used, the same operations as 32sxwor4 lines will be needed to test b x w=n matrix RAM. Circuit simulation was performerd, and 10 bits x :If words testable RAM was designed.
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