K차 뉴톤-랍손 부동소수점수 N차 제곱근

조경연 대한임베디드공학회 2018 대한임베디드공학회논문지 Vol.13 No.1

In this paper, a tentative Kth order Newton-Raphson's floating point number Nth root algorithm for K order convergence rate in one iteration is proposed by applying Taylor series to the Newton-Raphson root algorithm. Using the proposed algorithm, and can be computed from iterative multiplications without division. It also predicts the error of the algorithm iteration and iterates only until the predicted error becomes smaller than the specified value. Since the proposed algorithm only performs the multiplications until the error gets smaller than a given value, it can be used to improve the performance of a floating point number Nth root unit.

개선된 뉴톤-랍손 역수 및 역제곱근 알고리즘

조경연,Cho, Gyeong-Yeon 한국정보통신학회 2007 한국정보통신학회논문지 Vol.11 No.1

다음은 부동소수점 역수 및 역제곱근 계산에 많이 사용하는 뉴톤-랍손 알고리즘은 일정한 횟수의 곱셈을 반복하여 계산한다. 본 논문에서는 뉴톤-랍손 알고리즘의 반복 과정의 오차를 예측하여 오차가 정해진 값보다 작아지는 시점까지 반복 연산하는 개선된 뉴톤-랍손 알고리즘을 제안한다. 본 논문에서 제안한 알고리즘은 입력 값에 따라서 곱셈 횟수가 다르므로, 평균 곱셈 횟수를 계산하는 방식을 유도하고, 여러 크기의 근사 테이블에서 단정도실수 및 배정도실수의 역수 및 역제곱근 계산에 필요한 평균 곱셈 횟수를 산출한다. 이들 평균 곱셈 횟수를 종래 알고리즘과 비교하여 본 논문에서 제안한 알고리즘의 우수성을 증명한다. 본 논문에서 제안한 알고리즘은 오차가 일정한 값보다 작아질 때까지만 반복 연산을 수행하므로 역수 및 역제곱근 계산기의 성능을 높일 수 있고 최적의 근사 테이블을 구성할 수 있다. 본 논문의 연구 결과는 디지털 신호처리, 컴퓨터 그라픽스, 멀티미디어, 과학 기술 연산 등 부동소수점 계산기가 사용되는 분야에서 폭 넓게 사용될 수 있다. The Newton-Raphson's algorithm for finding a floating point reciprocal and inverse square root calculates the result by performing a fixed number of multiplications. In this paper, an improved Newton-Raphson's algorithm is proposed, that performs multiplications a variable number. Since the number of multiplications performed by the proposed algorithm is dependent on the input values, the average number of multiplications per an operation is derived from many reciprocal and inverse square tables with varying sizes. The superiority of this algorithm is proved by comparing this average number with the fixed number of multiplications of the conventional algorithm. Since the proposed algorithm only performs the multiplications until the error gets smaller than a given value, it can be used to improve the performance of a reciprocal and inverse square root unit. Also, it can be used to construct optimized approximate tables. The results of this paper can be applied to many areas that utilize floating point numbers, such as digital signal processing, computer graphics, multimedia, scientific computing, etc.

다섯째마당-함께 나누는 이야기

조경연 우리신학연구소 1992 갈라진 시대의 기쁜소식 Vol.- No.43

변형 피스탈 네트워크 블록 암호 알고리즘

조경연,송홍복,Cho, Gyeong-Yeon,Song, Hong-Bok 한국컴퓨터산업학회 2009 컴퓨터産業敎育學會論文誌 Vol.10 No.3

본 논문에서는 변형된 피스탈 네트워크 구조 128 비트 블록 암호 알고리즘을 제안한다. 제안한 알고리즘은 128, 196 또는 256 비트 키를 가지며, 입력 값 전체에서 선택된 32 비트씩 처리한다. 이러한 구조적 특성은 기존은 블록 암호 알고리즘들과 큰 차별이 되고 있다. 제안한 블록 암호 알고리즘은 국제 표준 블록 암호 알고리즘인 AES와 국내 표준 블록 암호 알고리즘인 SEED 및 ARIA와의 소프트웨어 수행 속도 면에서 많이 개선된 것을 보이고 있다. 이러한 특성을 이용하면 제한된 환경에서 수행해야 하는 스마트카프와 같은 분야에 많이 활용될 수 있을 것이다. In this paper a modified Feistel network 128 bit block cipher algorithm is proposed. The proposed algorithm has a 128, 196 or 256 bit key and it updates a selected 32 bit word from input value whole by deformed Feistel Network structure. Existing of such structural special quality is getting into block cipher algorithms and big distinction. The proposed block cipher algorithm shows much improved software speed compared with international standard block cipher algorithm AES and domestic standard block cipher algorithm SEED and ARIA. It may be utilized much in same field coming smart card that must perform in limited environment if use these special quality.

FACE 적합성을 위한 항공전자 소프트웨어 데이터 모델링 방안 및 검증

조경연,이두환,차상철,김정열 항공우주시스템공학회 2022 항공우주시스템공학회지 Vol.16 No.6

The avionics industry has recently adopted an open architecture to increase software portability and reduce the development schedule and cost associated with changing hardware equipment. This paper presents a data modeling method compliant with FACE, a widely used open avionics architecture. A FACE data model is designed and implemented to output data from VOR/ILS avionics equipment. A FACE Conformance Test Suite (CTS) program is utilised to verify that the data model meets FACE standards. The proposed data modeling method is expected to improve the development schedule and cost associated with modifying communication methods and ICDs (Interface Control Documents).

비트 슬라이스 대합 S-박스에 의한 대칭 SPN 블록 암호

조경연,송홍복,Cho, Gyeong-Yeon,Song, Hong-Bok 한국전자통신학회 2011 한국전자통신학회 논문지 Vol.6 No.2

Feistel and SPN are the two main structures in a block cipher. Feistel is a symmetric structure which has the same structure in encryption and decryption, but SPN is not a symmetric structure. Encrypt round function and decrypt round function in SPN structure have three parts, round key addition and substitution layer with S-box for confusion and permutation layer for defusion. Most SPN structure for example ARIA and AES uses 8 bit S-Box at substitution layer, which is vulnerable to Square attack, Boomerang attack, Impossible differentials cryptanalysis etc. In this paper, we propose a SPN which has a symmetric structure in encryption and decryption. The whole operations of proposed algorithm are composed of the even numbers of N rounds where the first half of them, 1 to N/2 round, applies a right function and the last half of them, (N+1)/2 to N round, employs an inverse function. And a symmetry layer is located in between the right function layer and the inverse function layer. The symmetric layer is composed with a multiple simple bit slice involution S-Boxes. The bit slice involution S-Box symmetric layer increases difficult to attack cipher by Square attack, Boomerang attack, Impossible differentials cryptanalysis etc. The proposed symmetric SPN block cipher with bit slice involution S-Box is believed to construct a safe and efficient cipher in Smart Card and RFID environments where electronic chips are built in. 블록 암호는 Feistel 구조와 SPN 구조로 나눌 수 있다. Feistel 구조는 암호 및 복호 알고리즘이 같은 구조이고, SPN 구조는 암호 및 복호 알고리즘이 다르다. SPN 구조에서의 암호 및 복호 라운드 함수는 키 합산층과 S-박스에 의하여 혼돈을 수행하는 치환층 및 확산층의 세 단계로 구성된다. AES, ARIA 등 많은 SPN 구조에서 8 비트 S-박스를 사용하므로 Square 공격, 부메랑 공격, 불능 차분 공격 등이 유효하다. 본 논문에서는 암호와 복호 과정이 동일한 SPN 구조 블록 암호 알고리즘을 제안한다. SPN 구조 전체를 짝수인 N 라운드로 구성하고 1 라운드부터 N/2 라운드까지는 정함수를 적용하고, (N/2)+1 라운드부터 N 라운드까지는 역함수를 적용한다. 또한 정함수단과 역함수단 사이에 대칭 블록을 구성하는 대칭단을 삽입한다. 대칭단은 간단한 비트 슬라이스 대합 S-박스로 구성한다. 비트 슬라이스 대합 S-박스는 Square 공격, 부메랑 공격, 불능 차분 공격 등의 공격을 어렵게 한다. 본 논문에서 제안한 SPN 블록 암호는 제한적 하드웨어 및 소프트웨어 환경인 스마트카드와 전자칩이 내장된 태그와 같은 RFID 환경에서 안전하고 효율적인 암호 시스템을 구성할 수 있다.

김해공항을 이용하는 여행객 대상 휴대식물류 해충 조사

조경연,이흥식,전재용,조영재,김태현 한국응용곤충학회 2017 한국응용곤충학회 학술대회논문집 Vol.2017 No.10

공항을 통한 여행객들의 식물류 반입 실태를 조사하기 위하여 김해공항을 대상으로 2017년 3월부터 6월까지여행객들의 휴대식물에 대한 검사를 실시하였다. 검사받은 휴대식물 중 323건에서 해충 발생 조사를 실시하였으며,반입국가는 13개국이고, 41개 과실류 품목이었다. 해충이 검출된 건수는 98건이며, 망고 17건, 망고스틴 17건, 슈가애플9건, 자두 8건, 고추 6건, 구아바 5건 등의 순이었다. 반입국가는 베트남 76건으로 가장 많았으며, 태국 8건, 필리핀4건 등의 순으로 많았다. 해충의 종류는 매미목이 45건이었으며, 깍지벌레과와 가루깍지벌레과가 대부분이며, 파리목25건이고 그 중 과실파리류는 24건이었고 오리엔탈과실파리류가 23건을 차지하였다. 본 결과를 토대로 여행객들의휴대식물을 통한 해충류의 침입이 우려되는 상황이며, 검역강화를 위하여 검역관 증원 및 휴대식물 검사강화 등의대책이 필요하다.

16/32비트 길이 명령어를 갖는 32비트 마이크로 프로세서에 관한 연구

조경연,Cho, Gyoung-Youn 한국정보처리학회 2000 정보처리논문지 Vol.7 No.2

마이크로 프로세서의 동작 속도가 빨라지면서 메모리의 데이터 전송 폭이 시스템 성능을 제한하는 중요 인자로 대두되면서 코드 밀도가 높은 컴퓨터 구조에 대한 연구의 필요성이 증대되고 있다. 본 논문에서는 코드 밀도가 높은 32비트 마이크로 프로세서 구조로 16비트와 32비트 2종류 길이의 명령어를 가지는 가칭 2가지 길이 명령어 세트 컴퓨터(Bi-length Instruction Set Computer : BISC)를 제안한다. 32비트 BISC는 16개의 범용 레지스타를 가지며, 오프셋과 상수 오퍼랜드의 길이에 따라서 2종류의 명령어를 가진다. 제안한 32비트 BISC는 FPGA로 구현하여 1.8432MHz에서 모든 기능이 정상적으로 동작하는 것을 확인하였고, 크로스 어셈블러와 크로스 C/C++ 컴파일러 및 명령어 시뮬레이터를 설계하고 동작을 검증하였다. BISC의 코드 밀도는 기존 RISC의 130~220%, 기존 CISC의 130~140%로 높은 장점을 가진다. 따라서 데이터 전송 폭을 적게 요구하므로 차세대 컴퓨터 구조로 적합하고, 프로그램 메모리 크기가 작아지므로 실장 제어용 마이크로 프로세서에 적합하기 때문에 폭 넓은 활용이 기대된다. he speed of microprocessor getting faster, the data transfer width between the microprocessor and the memory becomes a critical part to limit the system performance. So the study of the computer architecture with the high code density is cmerged. In this paper, a tentative Bi-Length Instruction Set Computer(BISC) that consists of 16 bit and 32 bit length instructions is proposed as the high code density 32 bit microprocessor architecture. The 32 bit BISC has 16 general purpose registers and two kinds of instructions due to the length of offset and the size of immediate operand. The proposed 32 bit BISC is implemented by FPGA, and all of its functions are tested and verified at 1.8432MHz. And the cross assembler, the cross C/C++ compiler and the instruction simulator of the 32 bit BISC are designed and verified. This paper also proves that the code density of 32 bit BISC is much higher than the one of traditional architecture, it accounts for 130~220% of RISC and 130~140% of CISC. As a consequence, the BISC is suitable for the next generation computer architecture because it needs less data transfer width. And its small memory requirement offers that it could be useful for the embedded microprocessor.

풍속과 진공조건에서 해충의 이동능력 및 망 크기별 해충의 유출능력 조사

조경연,박영진,이흥식,허재명,고경봉 한국응용곤충학회 2017 한국응용곤충학회 학술대회논문집 Vol.2017 No.10

점차 증가하는 해외병해충의 국내 침입 가능성에 대응하기 위한 선제적인 연구가 필요하다. 이를 위해 일부국가에서는 해충 전용 밀폐연구시설(physical containment)을 구축하여 생태계 교란을 방지하기 위한 해충 연구를진행하고 있다. 본 연구에서는 이러한 밀폐연구 시설의 구축 시 필요한 망의 크기별 해충의 탈출능력과 풍력 및진공조건에서 해충의 이동능력을 조사하였다. 그 결과, 딱정벌레목의 거짓쌀도둑거저리, 나비목의 담배나방과 배추좀나방, 파리목의 오이꽃과실파리와 오이과실파리 모두 0.65m/s 이상의 풍속조건에서 성충의 이동에는 영향을 주었으나유충에는 영향을 미치지 못하였다. 또한, 진공조건에서는 모든 해충의 행동이 둔해지는 경향을 보였다. 0.25mm의망 크기에서 나비목과 딱정벌레목 해충의 경우 1령 단계에서유출이 가능하였으나, 2령부터는 몸의 크기가 증가하여유출이 되지 않았다.

기본 모드에서 동작하는 비동기 순차 회로의 시험 벡터 생성

조경연,이재훈,민형복 대한전자공학회 1998 電子工學會論文誌, C Vol.c35 No.9

비동기 순차 회로에 대한 시험 벡터를 생성하는 문제는 매우 어려운 문제로 남아 있다. 현재까지 이 문제에 대한 알고리즘은 거의 없었다. 그리고, 기존의 접근 방식은 시험 벡터를 생성하는 동안에는 피이드백 루프를 절단하여 그 곳에 플립플롭이 있는 것처럼 가정하고 시험 벡터를 생성하는 방식이었다. 그래서, 기존의 알고리즘은 동기 순차 회로용 시험 벡터 생성 알고리즘과 매우 유사하였다. 이것은 시험 벡터를 생성할 때에는 비동기 순차회로를 동기 순차 회로로 가정하고 시험 벡터를 생성한다는 것을 의미한다. 그러므로, 생성된 시험 벡터가 비동기 순차 회로에 적용되었을 때, 대상 결함을 검출하지 못할 수도 있다는 것을 나타낸다. 본 논문에서는 비동기 순차 회로에 대한 시험 벡터를 생성할 수 있는 알고리즘을 제시하였다. 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 임계레이스(critical race) 문제와 순환(oscillation) 문제의 발생을 최소로 하면서 비동기 순차 회로의 결함을 검출할 수 있다. 그리고, 본 논문에서 제안된 알고리즘을 적용하여 생성된 시험 벡터는 비동기 순차 회로에 대해서 대상 결함을 검출하는 것이 보장된다. Generating test patterns for asynchronous sequential circuits remains to be a very difficult problem. There are few algorithms for this problem, and previous works cut feedback loops, and insert synchronous flip-flops in the feedback loops during ATPG. The conventional algorithms are similar to the algorithms for synchronous sequential circuits. This means that the conventional algorithms generate test patterns by modeling asynchronous sequential circuits as synchronous sequential circuits. So, test patterns generated by those algorithms nay not detect target faults when the test patterns are applied to the asynchronous sequential circuit under test. In this paper an algorithm is presented to generate test patterns for asynchronous sequential circuits. Test patterns generated by the algorithm can detect target faults for asynchronous sequential circuits with the minimal possibility of critical race problem and oscillation. And it is guaranteed that the test patterns generated by the algorithm will detect target faults.