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NON-MARKET BASED VALUE CREATION: A CONCEPTUAL ANALYSIS OF GIFTS AND ‘GUANXI’
김세원 고려대학교 응용문화연구소 2019 에피스테메 Vol.0 No.21
A framework is provided that combines the monetary nature of value in market-based exchange and the more social and emotional nature of long-term relationships. Particular attention is given to gift giving and to business interactions based on personal relationships, as exemplified in the Chinese concept of, “guanxi”. It is argued that they constitute important forms of value creation in a broad range of societies.
김세원 국제지역학회 2013 국제지역학회 춘계학술대회 Vol.2013 No.-
본 연구는 일본이 19세기말 세계박람회 참가를 통해 자포니즘의 형성과 확산에 성공을 거두었던 역사적 사실과 대비하여 대한제국의 1900년 파리세계박람회 참가와 한국관건립을 유럽에 있어서의 한류의 기원이라는 차원에서 고찰하고 한류 확산 실패의 원인을 분석하였다. 본 논문은 먼저 1900년 대한제국의 파리세계박람회 참가와 한국관 건립이, 프랑스와 유럽에 대한제국이 독자적 문화를 가진 독립국가라는 인식을 심어주는데 성공하였음을 현지 언론 및 정기간행물에 실린 기사와 소개글을 통해 밝혔다. 또한 박람회가 끝난 뒤 프랑스정부에 기증된 전시품들이 박물관으로 이관돼 상설 전시됨으로써 지속적으로 한국문화를 유럽에 알리는 효과를 거두었음을 확인하였다. 특히 아시아전문기메박물관은 1893년 한국실을 개관하여 두 차례의 파리세계박람회에 전시됐던 한국특산품을 기증받아 전시했을 뿐 아니라, 한국 관련 강좌를 연속 개최하고 한국서적을 불어로 번역, 출판하여 한국 문화의 독자성을 프랑스 지식인층에게 인식시키는데 기여하였다. 그러나 시카고세계박람회 참가 경험에도 불구하고 대한제국은 전시품의 선정이나 진열방식, 전체적인 주제에 대한 주도면밀한 전략없이 다품종, 물량 위주로 한국관을 운영함으로써 한국문화에 대해 현지인들에게 강렬하고 뚜렷한 인상을 남기는데는 실패하였다. 그런데다 1905년 을사늑약체결로 인한 외교권박탈과 1910년 한일병탄으로 대한제국이 일제의 식민지로 전락함에 따라 20세기초 유럽에서 잠시 일었던 한류의 불씨는 꺼지고 말았다.
l0b 150 MSample/s 1.8V 123 mW CMOS 파이프라인 A/D 변환기
김세원,박종범,이승훈,Kim Se-Won,Park Jong-Bum,Lee Seung-Hoon 대한전자공학회 2004 電子工學會論文誌-SD (Semiconductor and devices) Vol.41 No.1
본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다. This work describes a l0b 150 MSample/s CMOS pipelined A/D converter (ADC) based on advanced bootsuapping techniques for higher input bandwidth than a sampling rate. The proposed ADC adopts a typical multi-step pipelined architecture, employs the merged-capacitor switching technique which improves sampling rate and resolution reducing by $50\%$ the number of unit capacitors used in the multiplying digital-to-analog converter. On-chip current and voltage references for high-speed driving capability of R & C loads and on-chip decimator circuits for high-speed testability are implemented with on-chip decoupling capacitors. The proposed AU is fabricated in a 0.18 um 1P6M CMOS technology. The measured differential and integral nonlinearities are within $-0.56{\~}+0.69$ LSB and $-1.50{\~}+0.68$ LSB, respectively. The prototype ADC shows the signal-to-noise-and-distortion ratio (SNDR) of 52 dB at 150 MSample/s. The active chip area is 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm) and the chip consumes 123 mW at 150 MSample/s.