저전력을 고려한 IEEE 802.11 기반 위치 추적 시스템 설계 및 구현

백종찬 부산대학교 2012 국내석사

급격한 무선 인터넷과 이동형 장치의 발전에 따라 최근 위치 기반 서비스(LBS)가 크게 증가하고 있다. 이에 따라 많은 응용에서 위치 추적 시스템을 요구하고 있다. 기존의 근거리 통신 기술 기반의 위치 추적 시스템과 달리GPS와 WiFi를 이용한 시스템은 IEEE 802.11 기반의 무선 네트워크 환경에서 추가적인 비용 없이 사용할 수 있다는 큰 장점을 가지고 있다. 그러나 이전에 연구된 이러한 시스템은 태그의 역할로 범용 디바이스를 사용하였기 때문에 가격이 고가였고 전력소비를 고려하지 않아 위치 추적에 최적화되지 않았다. 또한 기존 IEEE 802.11 표준에서 제시하는 핸드오프 방식의 경우 전력소비를 고려하지 않은 문제점이 있었다. 본 논문에서는 이러한 문제점들을 고려하여 위치 추적에 최적화된 태그를 설계 및 구현하였고 이를 저전력으로 동작시키기 위한 저전력 동작 모델과 저전력 핸드오프 기법을 제안한다. 그 결과 제안한 저전력 동작 모델은 기본 동작에 비해 98%, 저전력 핸드오프 기법은 IEEE 802.11 표준 핸드오프 기법에 비해 59% 전력소비를 줄일 수 있었다. Recently Location Based Service(LBS) is increasing with the rapid development of wireless internet and mobile device. So, many applications are requiring location tracking system. Location tracking system using short range communication technology should build the infrastructure and location measurement is possible within the established infrastructure. On the other hand, location tracking system through GPS and Wi-Fi is available at no additional cost in an environment of IEEE 802.11-based wireless network. It is useful for many applications in outdoor environment. However, the previous systems used for general purpose device to tag. It did not suitable for power aware location tracking system, because general purpose device is expensive and is not optimized for tracking. Also, handoff method of IEEE 802.11 standard does not consider power consumption. This thesis analyzes the previous location tracking systems and proposes power aware system. First, we designed and implemented tag to optimize location tracking. Next, we propose low-power handoff method and low-power behavior model in implemented tag. The proposed handoff method resolve power problem by using the location information and behavior model minimize power consumption of tag through power-saving mode and the concept of duty cycle. To evaluating proposed methods and system performance, we perform simulations and experiments in real environment. And then, we calculate tag's power consumption based on the actual measured current consumption of each operation. According to the result, the proposed handoff method and behavior model can reduce the number of channel scan and power consumption. In a simulation result, The proposed handoff reduced the number of channel scan than IEEE 802.11 standard method. In a power consumption calculation, the proposed behavior model and handoff method reduced about 98%, 59% than IEEE 802.11 handoff and default behavior model.

다수의 이동 사용자의 GPS 데이터 공유를 통한 저전력 위치 데이터 수집 기법

이영권 아주대학교 2016 국내석사

위치 기반 서비스를 사용하기 위해 GPS 데이터가 많이 사용된다. 하지만 GPS 데이터 수집 시 소모되는 전력량이 매우 크다. 그렇기 때문에 저전력으로 GPS 데이터를 수집하는 연구가 많이 진행되어 왔다. 스마트 폰의 모듈 별 소모 전력 측정 결과 GPS 모듈이 타 모듈에 비해 최소 2배 이상 소모한다. 데이터 통신의 경우 Wi-Fi, 블루투스에 비해 소모되는 전력이 제일 적다. 따라서 본 논문에서는 다수의 사용자가 이동 상황일 때 GPS 데이터를 수집하여 그룹을 결성하고 그룹의 헤더를 정하여 헤더의 GPS 데이터를 데이터 통신을 이용하여 서버에 전송하고 그룹원에게 공유하여 전체적인 GPS 데이터 수집량을 줄이는 저전력 위치 데이터 수집 시스템 및 방법을 서술한다. 저전력 위치 데이터 수집 시스템을 제안하고 저전력 위치 데이터 수집 기법이 실제로 전력 감소의 효과가 있는지 보인다. GPS 데이터 수집 시 오차가 발생하므로 이를 줄이기 위한 가우시안 필터를 사용한다. 그룹을 결성하는 방법으로 깊이 우선 탐색 알고리즘을 사용하며 거리/방위각/속도를 기준으로 한다. 그룹을 결성한 후 그룹원들 중 배터리 잔여량이 제일 높은 사람을 그룹의 헤더로 정하고 헤더의 배터리 잔여량에 따라 수집 횟수를 설정한다. 실험을 통하여 저전력 위치 데이터 수집 모델에 최적화된 값을 정하고 배터리 소모량을 비교한다. 실험 결과 저전력 위치 데이터 수집 기법을 적용하였을 때 데이터 절약 효과 및 전체 사용자의 배터리 소모량이 적용하지 않았을 때의 전체 사용자의 배터리 소모량에 비해 줄어듦을 볼 수 있었다. 본 논문에서 제안하는 저전력 위치 데이터 수집 기법을 적용하면 사회 관계 그룹을 수치화 할 수 있는 자료가 될 수 있거나 대중교통 데이터를 활용하여 GPS 데이터를 수집할 수 없는 상황에서 대중교통 위치 데이터를 대신할 수 있다.

SoC환경에서의 저전력 테스트를 고려한 테스트 패턴 압축에 대한 효율적인 알고리즘

신용승 연세대학교 대학원 2003 국내석사

최근 반도체 칩의 집적도가 올라가고 또한, SoC환경이 많이 사용되며, 모바일시장을 중심으로 저전력 칩이 많이 생산되면서 이러한 칩에 대한 여러 가지 테스트 문제가 부각되고 있다. 특히, 테스트 패턴의 압축문제와 저전력 테스트 문제가 여러 가지 문제들 중 주요 관심사로 떠오르고 있다. 집적도가 높은 칩들 특히, SoC의 경우 기설계된 IP가 주로 사용되고 있어, SoC를 테스트하기 위한 테스트 패턴의 크기가 기존의 칩들과는 비교할 수 없을 정도로 커지고 있어 테스트 패턴을 저장하기 위한 고가의 Automatic Test Equipment(ATE)장비가 필요하거나 크기가 너무 크고 ATE채널에 한계가 생겨 테스트가 불가능한 경우가 발생하고 있다. 이를 해결하기 위해 BIST와 같은 여러 가지 해결책이 제안되었지만, 최근 크게 관심을 모으고 있는 것이 테스트 패턴을 압축하는 기법이다. 기존에 제시되었던 여러 가지 비손실 압축 알고리즘을 테스트 패턴에 적용하여 압축을 통해 테스트 패턴의 양을 줄여 이러한 문제점을 해결하고 있다. 또 다른 문제점인 저전력 테스트는 특히 저전력 칩들이 많아 지면서 크게 관심을 받고 있다. 저전력 칩을 테스트 하는 경우 칩이 가지고 있는 전력 한계치보다 큰 전력이 소모되어 칩을 테스트하는 과정에서 칩이 고장나는 문제가 발생하고 있어 이를 해결할 대안이 필요로 하게 되었다. 테스트 수행시 칩에서 소모되는 전력의 원인이 여러 가지가 있지만 가장 큰 비중을 차지하고 있는 스캔체인에서의 전력소모를 줄이기 위해 많은 연구가 진행되고 있다. 그러나, 이러한 연구를 통해서 나온 저전력 테스트를 위한 테스트 패턴은 테스트 패턴 압축을 위해 제시되었던 기존의 알고리즘을 적용하면 압축률이 크게 높아지지 않아 적용하기가 어렵다. 따라서, 본 논문에서는 이러한 단점을 보완하기 위해 저전력 테스트가 가능하고, 또한 적절한 테스트 패턴 압축률을 보이는 알고리즘을 제시하고, 이 알고리즘의 효율성을 기존에 제시되었던 알고리즘과 비교·분석하고 실험을 통해 성능 평가를 하였다. As the design complexity increases, test pattern volume and power consumption in scan are major problems, especially system-on-a-chip(SoC), with the automatic test equipment(ATE). Because static compaction of test patterns head to higher power for testing, it is very hard to accomplish two goals-the low power testing and reducing the test pattern volume. This paper propose an efficient compression / decompression algorithm based on run-length coding for reducing the amount of test data for low power testing that must be stored on a tester and transferred to SoC. The given set of test patterns for a core is modified by mapping don't care bits for low power testing of SoC. The test patterns are stored in compressed form in the ATE memory and transferred to the chip where they are decompressed and applied to each core. The test patterns are decoded by simple decoder placed at the serial input of the core s scan chain which requires small area. Results show that the proposed algorithm can use a simple decoder to provide good test data compression ratio. The compression results in advantages since a test storage is reduced and a decoder hardware is small.

WPAN 시스템을 위한 프리앰블 패턴 기반의 저전력 수신 기법

박종태 고려대학교 대학원 2004 국내석사

본 논문은 최근 들어 광범위하게 연구되어 지고 있는 센서네트워크 및 WPAN시스템에서의 중요한 요구 사항인 저전력 동작을 가능하게 하는 효과적인 방식을 제안한 논문으로 크게 두 가지 방식을 제안하였다. 첫 번째로 Low Power Data Relaying (저전력 데이터 전달) 방식은 One-Hop과 Multi-Hop 데이터에 대하여 두 가지 형태의 프리앰블을 각각 할당함으로써 효과적으로 각 수신기에서 복조 시에 소비되는 에너지를 감소시킬 수 있었다. 두 번째 방식인 Low Power Addressing (저전력 주소체계) 방식은 물리계층의 프리앰블을 각각의 기기들에게 주소의 형태로 각기 다르게 할당함으로써 일반적으로 데이터의 목적지 주소를 찾기 위해 전체 데이터를 복조해야 하는 불편함을 줄임과 동시에 물리계층에서 주소를 찾을 수 있기 때문에 데이터 처리 시간을 단축시키고 에너지 소비를 최소화 하였다. 위의 두 가지 WPAN 시스템을 위한 저전력 동작을 제안한 본 논문은 기존의 방식들에 비해 데이터 복조 및 상위 계층의 처리가 불필요하다는 측면에서도 장점이 존재한다. Wireless Personal Area Networks (WPANs) enable short-range adhoc connectivity among portable consumer electronics and communications devices. The coverage area for a WPAN is generally within a 10 m radius. Compared to existing WLAN systems, WPAN technology possesses desirable features suited for portable communications and electronics devices and their applications. The requested characteristics of WPAN devices are low power consumption, small size, and low cost. According to the characteristics described above, in this thesis, the low power consumption problem for WPAN system is considered and two new methods to lower consumption of WPAN devices are proposed. The proposed structures prevent unnecessarydemodulation by utilizing preamble patterns, and thereby reduce power consumption. In the first part of this thesis, Low Power Data Relaying(LPR) algorithm is proposed, which utilizes two different preamble patterns, one for the one-hop messages and the other for the multi-hop messages. This scheme assumes that every node in a piconet has a fixed function, i.e., either sensor node or relay node. Every node in a piconet can distinguish between message traverses one-hop and multi-hop using different correlation patterns of two preamble sequences. Therefore if a node without relaying function receives a multi-hop message, behind the preamble is not demodulated the remaining message based on the correlation pattern. Consequently every node without relaying function in a piconet can reduce unnecessary power consumption effectively. The second proposed algorithm is Low Power Addressing (LPA) scheme. This algorithm utilizes variable preamble patterns, which are assigned as a temporary address for every device in a piconet as the active member address of Bluetooth. When a packet is received, device can discriminate if the received message is for itself or not using the assigned preamble's correlation pattern. Therefore each device saves unnecessary demodulation power if a received message is not its own. Although above proposed schemes are limited to a transmission range due tothe possible coverage of detecting preamblepatterns, they are effective receiving power reduction algorithms for short-range power-limited communication systems such as WPAN and wireless sensor network.

라이프로그 센서의 소비전력감소를 위한 동적 로깅 스케쥴러 개발

임동진 경희대학교 2010 국내석사

MEMS 및 대용량 저장 장치의 소형화 및 저가격 추세는 다양한 개인용 응용서비스 확산의 계기가 되었으며 이로 인하여 이동형 휴먼라이프 서비스를 제공할 수 있는 환경이 조성되고 있다. 이 같은 서비스가 용이하게 제공 되기 위해서는 사용자의 일상 생활 정보를 효율적으로 수집하고 저장할 수 있는 센싱 기술이 필요하다. 이처럼 개인의 생활 경험 정보와 같은 라이프로그를 효율적으로 저장 및 관리 하는 시스템을 라이프로그 시스템이라 한다. 장시간 동안 꾸준히 센서 데이터를 수집해야 하는 라이프로그 시스템의 특성상 저전력을 추구하는 시스템 설계가 필요하며 다양한 저전력 기술들이 연구 되고 있다. 적용 가능한 저전력 설계 방법에는 시스템 수준의 저전력 설계, 무선 통신 비용 절감을 통한 저전력 설계, 응용프로그램 수준의 저전력 설계가 있다. 이 중에서 본 연구는 응용프로그램 수준의 저전력 설계 분야인 센서 동작에 소모되는 전류 소모를 줄이고자 하였으며 기존 연구들이 센서의 동작 주기를 고정적으로 사용하는 데 반해 센서의 동작주기를 상황에 맞게 동적으로 조절함으로써 기존 연구에 비하여 센서를 동작시키는데 소비되는 전력량을 줄이면서 데이터 손실은 최소화 하는 저전력 시스템 설계 방법을 제시한다. Recent trend, which is Miniaturizing and lowering prices of MEMS and mass storage devices have occurred the extension of a wide variety of individual application services, thus making an easy environment to provide services of mobile human life services. In order to provide these services smoothly, a sensing technology is required to efficiently collect and store the users' daily life information. A system which efficiently collects and stores life log like individual's daily life information is called life log system. As the characteristic of life log system, it requires low power consumption system design, which now many researches of the design are going on. Low power consumption on System level, application level, and reducing wireless communication cost are adaptable designs. This research is based on application level design, reducing powers used by sensor operations. This research describes about manipulating sensor's Hz dynamically to reduce power consumption, although other researches uses sensor's Hz statically, but still maintains data.

경량 웨어러블 OS용 초저전력 모드 지원 메커니즘

박형준 과학기술연합대학원대학교 2017 국내석사

사용자의 편의를 위해 헬스케어, 스포츠, 안전 분야에서 매년 새로운 응용을 탑재한 수 천 개의 웨어러블 디바이스가 등장하고 있다. 하지만 웨어러블 디바이스 특성상 탑재할 수 있는 배터리 크기가 매우 작기 때문에, 제한된 용량의 전력을 활용하여 시스템을 운용하여야 한다. 이와 같은 이유로, 최근 칩 제조사들은 초 저전력(Ultra-Low Power) 기능을 구현한 MCU들을 시장에 출시하고 있으며, 현재 7 단계의 저전력 모드를 지원하는 MCU도 등장하였다[1-3]. 하지만 현재 웨어러블 디바이스에 적용되는 OS에서 MCU 제조사가 제공하는 저전력 모드를 완전히 활용하는 사례는 매우 드물며, MCU Level 이상의 Board Level에서 OS가 저전력 모드를 지원하는 경우는 전무하다. 따라서 본 논문은 웨어러블 디바이스용 OS 차원에서 최적의 초저전력 다단계 모드 지원 메커니즘을 제안하고자 한다. 우리가 제안하는 메커니즘은 크게 두 가지로 나뉜다. 첫째, Idle Mode에 머무는 시간을 계산한 후, 최적의 저전력 모드를 선택하는 모듈인 LPMM(Low Power Mode Manager)이다. 둘째, Idle Mode가 장기간 진행될 경우, Board Level에서 전원을 차단하는 POWER-OFF Mode를 제안하였다. 이 두 가지 방법을 혼합하여 tickless NanoQplus[4]에 적용한 결과, 동일한 웨어러블 응용 시나리오 테스트에서 단순히 __nop 연산을 반복하여 Idle Mode를 유지하는 ChibiOS 대비 97.37% 더 낮은 전력 소모율을 보였으며, Idle Mode에서 Sleep Mode만을 사용하는 FreeRTOS보다 96.54% 낮은 전력 소모율을 보였다. 우리가 새롭게 제안하는 이 두 방법은 Wearable Device에서 저전력을 달성하기 위해 필요한 효과적인 솔루션을 제공할 것이다.

RFID/USN을 위한 저전력 시스톨릭 무선 네트워크 설계 및 구현

이경훈 전남대학교 2016 국내박사

모든 사물을 무선으로 연결하는 무선 센서 네트워크 기술은 사람 중심의 운용에서 사람과 사물, 그리고 사물 간의 연결로 확대되어 발전하고 있다. 이러한 네트워크는 수색과 구조, 재난 구호, 환경, 위치 정보 등을 포함한 다양한 어플리케이션을 제공한다. 이에 근간이 되는 무선 센서 네트워크 MAC 기술은 에너지 효율을 높이고 무선 환경에 대한 신뢰성과 정보 전달의 시의성을 확보하고자 꾸준히 연구되고 있으며 RFID, M2M, IoT, IoE 기술로 진화하고 있다. 그중 무선 센서 네트워크에서 사용되는 에너지 효율 개선을 위한 듀티 사이클 기법은 낮은 수신 성공률과 지연시간 증가, 재전송 발생률 등의 단점을 보인다. 또한 IEEE 802.15.4 표준 규격 기반의 ZigBee와 같은 기술은 평균 전력 소모가 낮고 이에 따라 긴 배터리 수명의 확보가 가능한 반면 복잡한 어플리케이션 프로파일로 인해 접근성이 떨어지는 단점이 있다. 본 논문에서는 듀티 사이클 기법의 단점을 개선하고 네트워크 구축의 접근성 향상과 쉬운 설치를 위하여 수신 예측 기반 주기 적응적 웨이크 업 알고리즘을 제안하고 이를 이용하여 고유의 시스톨릭 네트워크 구조를 구현하였다. 이를 통해 송신 시 1ms(20㎃, 0dBm), 수신시 2ms(20㎃, Current Optimized)의 최소 웨이크 업 구간을 확인하였고, 주기 적응적 웨이크 업 알고리즘은 기존 듀티 사이클 기반의 알고리즘과 비교하여 활성구간 듀티 사이클 5% 이상의 에너지 성능 향상을 확인하였다. 구현된 시스톨릭 구조의 무선 네트워크는 60㎂(20㎃ at 3㎳)의 저전력으로 네트워크에 참여할 수 있는 센서 또는 능동형 RFID 태그 등으로 구성되는 종단 노드와 활성구간 43㎳으로 250㎂의 저전력을 소비하며 최대 16개의 종단 노드를 가질 수 있는 링크노드, PC 또는 임베디드 장치와 연결하여 네트워크를 관리하고 링크 노드의 업링크 동기화를 통해 데이터를 수집하는 마스터 노드로 구성된다. 각각의 노드들은 TDMA 기반의 보장된 타임 슬롯을 가진 슈퍼프레임 구조의 에너지 효율을 개선한 MAC 프로토콜을 사용하며 멀티채널 다운링크 동기화를 기반으로 네트워크를 구축한다. 제안된 수신 예측 기반 주기 적응적 웨이크 업 알고리즘을 이용한 시스톨릭 구조의 무선 네트워크는 기본적으로 트리 형태로 분류가 가능하며, 네트워크의 구동 주기에 따라 최대 허용 노드의 수가 결정되는 특징을 가지고 있어 지연시간과 신뢰성에 민감한 대규모의 산업용 네트워크 환경에 적합할 것으로 판단된다.

계측용 저전력 고해상도 시그마-델타 모듈레이터 설계

김효재 서울시립대학교 일반대학원 2015 국내석사

This paper presents the design of a low-power high-resolution sigma-delta modulator. Two types of sigma-delta modulators are designed with 1-bit quantizer and 3-level one. In order to satisfy low-power dissipation of mobile instrumentation systems, current consumption of each building block should be the most critical issue. Because most of power dissipation results from active devices such as operational amplifiers, the transconductance amplifier with current mirror circuits is incorporated. The second-order sigma-delta modulator with single-bit quantizer is designed and verified through measurement results, which shows feasibility of low-power modulator design. The modulator is built with feedforward topology in order to relieve analog component imperfections that might occasionally result from general-purpose VLSI technology. Measured performances of SNR and SNDR are 89.1 and 86.5dB, respectively for an input bandwidth of 62.5Hz. Total power dissipation is 28uW for a single power supply of 2.0V. The active area is 0.33㎟ in 0.18-um CMOS technology with a thick-gate option. Another second-order sigma-delta modulator is designed with 3-level quantizer in order to investigate further power reduction. It is shown that nonlinearity error due to multi-level quantizer can be significantly reduced with fully-differential configuration. This results in increased dynamic performance with simple reference voltage generator circuit that helps to reduce power dissipation. Simulation results show that SNR and SNDR are 110.6 and 107.3dB, respectively. Power consumption of the core circuit is 3.6uW for a supply voltage of 1.8V. 본 논문은 저전력 고해상도 ΣΔ 모듈레이터의 설계에 대해 제시한다. 설계한 ΣΔ 모듈레이터는 단일-비트 양자화를 이용한 것과 3-레벨 양자화를 이용한 것으로 크게 두 종류이다. 모바일 기기의 저전력 요건을 만족하기 위해, 각 구성 블록의 소모 전류가 가장 큰 이슈이다. ΣΔ 모듈레이터는 연산증폭기에서 대부분의 전력을 소모하기 때문에, 저전력의 전류 거울 연산증폭기를 사용하여 소모 전력을 줄였다. 먼저, 단일-비트 양자화를 이용한 것은 2차 피드포워드 구조를 사용하여 아날로그 구성 블록의 사양을 완화하였고, 측정 결과를 통해 저전력 ΣΔ 모듈레이터 제작에 대한 가능성을 확인하였다. 측정 결과로는 SNR 89.81dB, SNDR 86.48dB, ENOB 14.07bit 의 성능을 보이며, 2V 전원 전압에서 전체 28uW의 전력을 소모한다. 0.18-um CMOS 공정을 이용하였으며, 차지하는 레이아웃 면적은 0.33㎟이다. 다음으로, 3-레벨 양자화를 이용한 것은 2차 피드백 구조이며, 기준 전압 Error에 대한 비선형성 문제를 회로적으로 해결 가능함과 동시에 저전력에도 기여할 수 있음을 확인하였다. 시뮬레이션 결과로는 SNR 110.63dB, SNDR 107.34dB, ENOB 17.54bit 의 성능을 보이며, 1.8V 전원 전압에서 코어 기준으로 3.6uW의 전력을 소모한다.

CLB 구조의 CPLD 저전력 기술 매핑 알고리즘에 관한 연구

김재진 淸州大學校 2003 국내박사

본 논문은 CLB 구조의 CPLD 저전력 기술 매핑 알고리즘을 제안하였다. 제안한 저전력 기술 매핑 알고리즘은 주어진 불린 네트워크를 DAG로 구성하여 소모전력 계산을 위한 TD(Transition Density) 계산 단계와 매핑 가능 클러스터 생성, CLB 패킹의 단계로 구성하였다. TD 계산 단계는 DAG를 구성하고 있는 각 노드들에 대한 스위칭 동작을 계산하여 전체 소모전력을 계산하는 단계이다. 매핑 가능 클러스터 생성 단계는 주어진 CPLD의 CLB에 대한 입출력의 수와 OR 텀수를 고려하여 매핑 가능 클러스터를 생성하는 단계이다. 매핑 가능 클러스터를 생성하기 위하여 공통 노드 클러스터 병합과 노드 분할, 노드 복제의 방법을 이용하였다. 적용된 공통 노드 클러스터 병합 방법은 PI(primary Input) 노드에서 PO(Primary Output) 노드까지를 포함하는 매핑 가능 클러스터를 생성하는 방법으로 소모전력과 지연시간을 줄이기 위한 방법이다. 공통 노드 클러스터 병합 방법을 수행한 나머지 노드에 대해서는 노드 분할을 수행한다. 노드 분할은 노드의 출력 에지 수가 2이상이고 OR 텀수가 2이상인 노드에 한하여 수행한다. 공통 노드 클러스터 병합과 노드 분할을 수행한 나머지 노드에 대해서는 노드 복제를 수행한다. 노드 복제는 노드의 출력 에지 수가 2이상이고 OR 텀수가 1인 노드에 한하여 수행한다. CLB 패킹 단계는 생성된 매핑 가능 클러스터를 CLB에 패킹하는 단계이다. 제안된 알고리즘을 SIS에서 제공되는 벤치마크에 적용하여 실험한 결과 OR 텀수를 5로 했을 경우 제안한 알고리즘이 기존의 CPLD 기술 매핑 알고리즘인 TEMPLA에 비해 30.73%의 소모전력이 감소되었고, PLAmap에 비해 17.11% 감소되었다. 또한, OR텀수를 7로 했을 경우에는 TEMPLA에 비해 14.03%의 소모전력이 감소되었고, PLAmap에 비해 8.16% 감소한 결과를 나타내었다. 실험결과 제안한 저전력 기술 매핑 알고리즘이 저전력의 CPLD 기술 매핑 알고리즘으로서의 효율성이 입증되었으며, CPLD를 이용한 저전력 기술매핑의 연구 및 실험에 상당한 효율성을 제공할 것으로 기대된다. In this paper, a CLB-based CPLD technology mapping algorithm for power minimization is proposed. To perform low power technology mapping for CPLD(Complexity Programmable Logic Device), a given Boolean network have to be represented to DAG. The proposed algorithm are consist of three step. In the first step, TD(Transition Density) calculation have to be performed. Total power consumption is obtained by calculating switching activity of each nodes in a DAG. In the second step, the feasible clusters are generated by considering the following conditions: the number of output, the number of input and the number of OR-terms for CLB(Common Logic Block) within a CPLD. The common node duplication method are used to produce the feasible clusters. The common node cluster merging method generated the feasible clusters that have both of PI(Primary Input) nodes and a PO(Primary Output)node which is a single root node in order to reduce the power consumpton and the delay time. The node separation method performed on the remaining several nodes within a given DAG. Both of the out-degree and the number of OR-terms of the rest of several nodes treated in this step must be more than 2. The node duplication method performed the rest of the several nodes within the DAG in following above step. The rest of several nodes treated in this step must have following conditions: the out-degree of each node is more than 2, and the number of OR-terms of each node is 1. In the final step, low power technology mapping based on the CLBs is packing the feasible clusters into the several proper CLBs. The proposed algorithm is examined by using benchmarks in SIS. In the case of that the number of OR-terms is 5, the experiments results show that reduce the power consumption by 30.73% comparing with that of TEMPLA, and 17.11% comparing with that of PLAmap respectively. Also, in the case of that the number of OR-terms is 7, the experiments results show that reduce power consumption by 14.03% comparing with that of TEMPLA, and 8.16% comparing with that of PLAmap respectively. Therefore the proposed algorithm is proved an efficient algorithm for a low power CPLD teachnology mapping.

H.264 기반의 저전력 Heterogeneous 영상 저장 장치

김현 서울대학교 대학원 2015 국내박사

최근 영상 저장 장치의 사용이 증가함에 따라 한정된 배터리에서 저전력으로 영상 저장 장치를 동작하는 것이 중요하다. 영상 저장 장치에서 장기 저장을 수행하기 위해서는 영상 압축이 필수적이다. 기존 영상 저장 장치에서 영상 압축을 위해 보편적으로 사용되는 H.264/AVC 영상 압축 표준은 높은 압축률을 자랑하지만 높은 복잡도와 프레임 간의 인터 프레임 예측의 사용으로 전력 소모가 크다는 문제점을 갖는다. 본 논문에서는 이러한 문제점을 해결하기 위하여 두 가지 접근 기법을 통해 영상 저장 장치의 소모 전력 중, 가장 큰 비중을 차지하는 영상 압축에 소모 되는 전력을 감소시킨다. 우선, 멀티 압축 모듈을 통한 영상 저장 장치를 활용한다. Discrete Wavelet Transform과 Set Partitioning in Hierarchical Trees 압축에 기반한 경량화 압축 방식은 상대적으로 간단한 압축 방식으로 압축 효율은 H.264/AVC 인코더에 비해 낮으나 훨씬 더 적은 전력 소모로 동작할 수 있다. 본 논문에서는 기존의 영상 저장 장치와 다르게 H.264/AVC 인코더뿐만 아니라 경량화 압축 방식을 영상 저장 장치에 함께 활용하여 저전력 영상 저장 장치를 구성한다. 모든 영상 정보가 장기 저장 되어 보관될 필요가 있는 것이 아니기 때문에 H.264/AVC 인코더보다 압축 효율은 다소 낮지만 훨씬 낮은 전력에서 동작할 수 있는 경량화 압축 방식을 임시 저장 용도로 사용하고 이 영상 정보가 장기 저장될 필요가 있을 경우에만 영상 압축을 위해 H.264/AVC 인코더를 사용한다. 본 논문에서는 경량화 압축 방식의 활용뿐만 아니라 다운 샘플링 기법을 영상 저장 장치에 활용하여 낮은 bitrate 영역에서 더욱 큰 전력 감소 효과를 얻는다. 이러한 멀티 압축 모듈을 통한 방식은 장기 저장의 비율이 높아지면 결국 H.264/AVC 인코더가 사용되는 비율이 높아져서 전력 감소 효과가 크지 않다. 이러한 약점을 보완하기 위해서는 H.264/AVC 인코더 자체의 소모 전력을 감소시키는 것이 중요하다. 그렇기 때문에 본 논문에서는 H.264/AVC 인코더 내부의 전력 소모를 제어하는 power-aware design 기법을 영상 저장 장치에 활용한다. Power-aware design은 최소의 성능 저하로 최대의 전력 감소 효과를 얻는 기법으로 다양한 저전력 알고리즘의 동작 옵션들의 조합들 중에서 최적화된 알고리즘의 조합들로 power-level table을 정의하고 이를 인코더에 적용한다. 최적화된 조합을 찾기 위하여 알고리즘들 간의 상관 관계를 고려하여 개별 알고리즘의 전력 감소 효과를 통해 전체 시스템의 전력 감소 효과를 예측하는 모델을 활용하는데 이러한 전력 예측 모델을 사용하면 최적화된 알고리즘들의 조합을 찾기 위한 시뮬레이션 횟수가 현저하게 감소되기 때문에 여러 저전력 알고리즘이 함께 사용되더라도 최적의 조합을 쉽게 구성할 수 있다. 본 논문에서는 더 뛰어난 성능을 얻기 위해서 입력 영상의 크기와 움직임 여부에 따라서 네 가지의 다른 power-level table을 제시하며 이러한 power-level table이 사전에 정의되기 때문에 최적화된 저전력 알고리즘의 조합들이 실시간으로 인코더에 적용될 수 있다. 본 논문에서는 영상 저장 장치의 전력 감소를 위해 제시된 멀티 압축 모듈을 활용하는 방식과 H.264/AVC 인코더 내부의 전력 소모를 감소하는 방식을 모두 지원하는 통합 영상 저장 장치를 구현하고 통합된 영상 저장 장치 상에서 장기 저장의 비율과 bitrate 목표에 따른 분석을 통하여 동작 상황에 가장 알맞은 최적화된 영상 저장 장치를 활용한다. 이러한 최적화된 영상 저장 장치는 최소한의 성능 저하로 기존의 영상 저장 장치 대비 최대 72.5%의 전력 감소 효과를 갖는다.