Task-Level Dynamic Voltage Scaling for Embedded System Design: Recent Theoretical Results

Kim, Tae-Whan Korean Institute of Information Scientists and Eng 2010 Journal of Computing Science and Engineering Vol.4 No.3

It is generally accepted that dynamic voltage scaling (DVS) is one of the most effective techniques of energy minimization for real-time applications in embedded system design. The effectiveness comes from the fact that the amount of energy consumption is quadractically proportional to the voltage applied to the processor. The penalty is the execution delay, which is linearly and inversely proportional to the voltage. According to the granularity of tasks to which voltage scaling is applied, the DVS problem is divided into two subproblems: inter-task DVS problem, in which the determination of the voltage is carried out on a task-by-task basis and the voltage assigned to the task is unchanged during the whole execution of the task, and intra-task DVS problem, in which the operating voltage of a task is dynamically adjusted according to the execution behavior to reflect the changes of the required number of cycles to finish the task before the deadline. Frequent voltage transitions may cause an adverse effect on energy minimization due to the increase of the overhead of transition time and energy. In addition, DVS needs to be carefully applied so that the dynamically varying chip temperature should not exceed a certain threshold because a drastic increase of chip temperature is highly likely to cause system function failure. This paper reviews representative works on the theoretical solutions to DVS problems regarding inter-task DVS, intra-task DVS, voltage transition, and thermal-aware DVS.

Task-Level Dynamic Voltage Scaling for Embedded System Design

Taewhan Kim 한국정보과학회 2010 Journal of Computing Science and Engineering Vol.4 No.3

It is generally accepted that dynamic voltage scaling (DVS) is one of the most effective techniques of energy minimization for real-time applications in embedded system design. The effectiveness comes from the fact that the amount of energy consumption is quadractically proportional to the voltage applied to the processor. The penalty is the execution delay, which is linearly and inversely proportional to the voltage. According to the granularity of tasks to which voltage scaling is applied, the DVS problem is divided into two subproblems: inter-task DVS problem, in which the determination of the voltage is carried out on a task-by-task basis and the voltage assigned to the task is unchanged during the whole execution of the task, and intra-task DVS problem, in which the operating voltage of a task is dynamically adjusted according to the execution behavior to reflect the changes of the required number of cycles to finish the task before the deadline. Frequent voltage transitions may cause an adverse effect on energy minimization due to the increase of the overhead of transition time and energy. In addition, DVS needs to be carefully applied so that the dynamically varying chip temperature should not exceed a certain threshold because a drastic increase of chip temperature is highly likely to cause system function failure. This paper reviews representative works on the theoretical solutions to DVS problems regarding inter-task DVS, intra-task DVS, voltage transition, and thermal-aware DVS.

전압-주파수-구역을 고려한 에너지 최적화 네트워크-온-칩 설계 방법론

김우중(Woojoong Kim),권순태(Soon-Tae Kwon),신동군(Dongkun Shin),한태희(Tae Hee Han) 大韓電子工學會 2009 電子工學會論文誌-SD (Semiconductor and devices) Vol.46 No.8

네트워크-온-칩 (Network-on-Chip, NoC) 기술은 기존 시스템-온-칩(System-on-Chip, SoC) 설계에서 IP 블록 수 증가와 이에 수반된 상호 연결 네트워크 복잡화 및 데이터 대역폭 제한 등의 문제점을 해결하기 위한 새로운 설계 패러다임이다. 더불어 동작 주파수 증가에 따른 급격한 전력 소모, 클럭 신호의 분배와 동기화 문제 역시 중요한 이슈이며, 이에 대한 대안으로 광역적으로는 비동기, 국부적으로는 동기식 (Globally Asynchronous Locally Synchronous, GALS)인 시스템 설계 방법론이 저전력 기술과 결합되어 에너지 소모를 줄이고 모듈적인 설계를 위해서 고려되어 왔다. GALS 방식의 설계 스타일은 정밀한 시스템-수준 전력 관리를 적용하기 위해 최근 소개되고 있는 전압-주파수-구역 (Voltage-Frequency-Island, VFI) 의 개념과 매우 잘 어울린다. 본 논문에서는 VFI를 적용한 NoC 시스템에서 최적의 전압선택을 통해 에너지 소모를 최소화하는 효율적인 알고리즘을 제시한다. 최적의 코어(또는 처리 소자) 전압과 VFI를 찾기 위해 통신량을 고려한 코어 그래프 분할, 통신-경쟁 시간을 고려한 타일 매핑, 전력 변화량을 고려한 코어의 동적 전압 조절, 그리고 효율적인 VFI 병합 및 VFI-동적 전압 재 조절을 포함한다. 본 논문에서 제안한 설계 방법론은 기존 연구결과 대비 평균적으로 10.3%의 에너지 효율 향상이 있다는 것을 실험 결과를 통해 보여준다. Due to high levels of integration and complexity, the Network-on-Chip (NoC) approach has emerged as a new design paradigm to overcome on-chip communication issues and data bandwidth limits in conventional SoC(System-on-Chip) design. In particular, exponentially growing of energy consumption caused by high frequency, synchronization and distributing a single global clock signal throughout the chip have become major design bottlenecks. To deal with these issues, a globally asynchronous, locally synchronous (GALS) design combined with low power techniques is considered. Such a design style fits nicely with the concept of voltage-frequency-islands (VFI) which has been recently introduced for achieving fine-grain system-level power management. In this paper, we propose an efficient design methodology that minimizes energy consumption by VFI partitioning on an NoC architecture as well as assigning supply and threshold voltage levels to each VFI. The proposed algorithm which find VFI and appropriate core (or processing element) supply voltage consists of traffic-aware core graph partitioning, communication contention delay-aware tile mapping, power variation-aware core dynamic voltage scaling (DVS), power efficient VFI merging and voltage update on the VFIs. Simulation results show that average 10.3% improvement in energy consumption compared to other existing works.

태스크 동기화가 필요한 임베디드 실시간 시스템에 대한 효율적인 전압 스케쥴링

이재동,허정연 한국정보과학회 2008 정보과학회논문지 : 시스템 및 이론 Vol.35 No.6

Many embedded real-time systems have adopted processors supported with dynamic voltage scaling(DVS) recently. Power is one of the important metrics for optimization in the design and operation of embedded real-time systems. We can save considerable energy by using slowdown of processor supported with DVS. In this paper, we propose heuristic algorithms to calculate task slowdown factors for an efficient energy consumption in embedded real-time systems with task synchronization. The previous algorithm has a following constraint : given the tasks are ordered in a nondecreasing order of their relative deadline, the task slowdown factors computed are in a nonincreasing order. In this paper, we relax the constraint and propose heuristic algorithms which have the same time complexity that previous algorithm has and can save more energy. Experimental results show that the proposed algorithms are energy efficient. 최근 많은 임베디드 실시간 시스템에 동적 전압 조절(Dynamic Voltage Scaling: DVS)을 지원하는 프로세서를 사용하고 있다. 이런 시스템의 설계 및 동작의 최적화를 위한 중요한 요소 중 하나가 전력(power)이다. 동적 전압 조절을 지원하는 프로세서의 슬로우다운을 이용하므로서 많은 소비 전력을 절약할 수 있다. 본 논문에서는 태스크의 동기화가 필요한 임베디드 실시간 시스템에서 효율적인 전력 소비를 위해 태스크들의 슬로우다운 값을 구하는 휴리스틱 알고리즘들을 제안한다. 기존 알고리즘에서는 상대 마감시간이 작은 태스크의 슬로우다운 값은 상대 마감시간이 크거나 같은 태스크의 슬로우다운 값보다 크거나 같아야 한다는 제약조건을 가지고 있다. 본 논문에서는 이 제약조건을 완화하여 기존 알고리즘과 같은 시간복잡도를 가지면서 전력을 더 작게 소비하는 휴리스틱 알고리즘들을 제시한다. 실험을 통해 소비 전력 면에서 효율적임을 보였다.

태스크 동기화가 필요한 임베디드 실시간 시스템에 대한 효율적인 전압 스케쥴링

이재동(Jae-Dong Lee),허정연(Jung Youn Hur) 한국정보과학회 2008 정보과학회논문지 : 시스템 및 이론 Vol.35 No.5·6

Many embedded real-time systems have adopted processors supported with dynamic voltage scaling(DVS) recently. Power is one of the important metrics for optimization in the design and operation of embedded real-time systems. We can save considerable energy by using slowdown of processor supported with DVS. In this paper, we propose heuristic algorithms to calculate task slowdown factors for an efficient energy consumption in embedded real-time systems with task synchronization. The previous algorithm has a following constraint : given the tasks are ordered in a nondecreasing order of their relative deadline, the task slowdown factors computed are in a nonincreasing order. In this paper, we relax the constraint and propose heuristic algorithms which have the same time complexity that previous algorithm has and can save more energy. Experimental results show that the proposed algorithms are energy efficient. 최근 많은 임베디드 실시간 시스템에 동적 전압 조절(Dynamic Voltage Scaling: DVS)을 지원하는 프로세서를 사용하고 있다. 이런 시스템의 설계 및 동작의 최적화를 위한 중요한 요소 중 하나가 전력(power)이다. 동적 전압 조절을 지원하는 프로세서의 슬로우다운을 이용하므로서 많은 소비 전력을 절약할 수 있다. 본 논문에서는 태스크의 동기화가 필요한 임베디드 실시간 시스템에서 효율적인 전력 소비를 위해 태스크들의 슬로우다운 값을 구하는 휴리스틱 알고리즘들을 제안한다. 기존 알고리즘에서는 상대 마감시간이 작은 태스크의 슬로우다운 값은 상대 마감시간이 크거나 같은 태스크의 슬로우다운 값보다 크거나 같아야 한다는 제약조건을 가지고 있다. 본 논문에서는 이 제약조건을 완화하여 기존 알고리즘과 같은 시간복잡도를 가지면서 전력을 더 작게 소비하는 휴리스틱 알고리즘들을 제시한다. 실험을 통해 소비전력 면에서 효율적임을 보였다.

고속 스토리지를 이용한 실시간 IoT 시스템의 전력 절감 최적화 기술

윤수지,박희진,조경운,반효경,Yoon, Suji,Park, Heejin,Cho, Kyungwoon,Bahn, Hyokyung 한국인터넷방송통신학회 2021 한국인터넷방송통신학회 논문지 Vol.21 No.6

최근 사물인터넷의 데이터가 대용량화됨에 따라 실시간 시스템의 메모리 전력 소모가 급증하고 있다. 이는 실시간 시스템이 태스크 전체를 항상 메모리에 올려놓고 처리함으로 인한 DRAM 용량 증가에 기인한다. 본 논문은 최근 각광 받는 고속 스토리지를 활용하여 실시간 태스크의 일부를 스토리지에 내려놓고 필요시 메모리에 올리는 전력 절감 기술을 제안한다. 또한, 이를 CPU의 동적 전압조절 기법과 결합하여 CPU와 메모리의 전력 절감을 동시에 최적화한다. 제안하는 기술은 CPU의 유휴시간을 최대한 줄이는 전압 모드를 결정하는 동시에 메모리 크기를 최소화하는 스왑 비율을 결정하여, 태스크의 데드라인을 어기지 않으면서 전력 소모를 최소화하는 최적의 조합을 탐색한다. 시뮬레이션 실험을 통해 제안하는 기술이 실시간 시스템의 전력 소모를 크게 줄임을 보인다. Recently, as the size of IoT data grows, the memory power consumption of real-time systems increases rapidly. This is because real-time systems always place entire tasks in memory, which increases the demand of DRAM significantly. In this paper, we adopt emerging fast storage media and move a certain portion of real-time tasks from DRAM to storage. The part of tasks in storage are, then, loaded into memory when they are actually used. We incorporate our memory/storage power-saving into the dynamic voltage/frequency scaling of processors, thereby optimizing power consumptions in CPU and memory simultaneously. Specifically, the proposed technique aims at minimizing the CPU idle time and the DRAM memory size by determining appropriate voltage modes of CPU and the swap ratio of memory, without violating the deadlines of all tasks. Through simulation experiments, we show that the proposed technique significantly reduces the power consumption of real-time systems.

An Efficient DVS Algorithm for Pinwheel Task Schedules

Chen, Da-Ren,Chen, You-Shyang Korea Information Processing Society 2011 Journal of information processing systems Vol.7 No.4

In this paper, we focus on the pinwheel task model with a variable voltage processor with d discrete voltage/speed levels. We propose an intra-task DVS algorithm, which constructs a minimum energy schedule for k tasks in O(d+k log k) time We also give an inter-task DVS algorithm with O(d+n log n) time, where n denotes the number of jobs. Previous approaches solve this problem by generating a canonical schedule beforehand and adjusting the tasks' speed in O(dn log n) or O($n^3$) time. However, the length of a canonical schedule depends on the hyper period of those task periods and is of exponential length in general. In our approach, the tasks with arbitrary periods are first transformed into harmonic periods and then profile their key features. Afterward, an optimal discrete voltage schedule can be computed directly from those features.

주파수 평활화 기법을 이용한 전력 관리 알고리즘

권혁성(Hyek Seong Kweon),안병철(Byoung Chul Ahn) 대한전자공학회 2008 電子工學會論文誌-CI (Computer and Information) Vol.45 No.1

대부분의 전력 관리 기법에 대한 연구는 동작 주파수나 동작 전압을 변화 시켜 시스템의 가용성을 증가시키는데 집중되었다. 이 방법은 전력소모를 줄이기 위해 구동 주파수를 수시로 변경하므로 실 시스템의 성능을 저하 시킨다. 소비 전력을 줄이기 위한 다른 방법은 구동 주파수의 개수를 제한하거나 실행 시간 동안 전체 주파수를 완만하게 관리하여 시스템의 성능을 높이는 것이다. 허나 기존 연구는 실시간 응용 프로그램에는 적합하지 않다. 본 논문에서는 실시간 시스템에서 소비 전력의 손실을 줄이고 시스템의 성능을 향상시키기 위해 구동 주파수 레벨의 할당 방법과 주파수 평활화 기법을 이용한 전력 관리 기법을 제안한다. 이 기법은 연속적인 주파수 간격에서 알고리즘이 예측한 주파수를 양자화된 주파수로 매핑한다. 이러한 주파수 평활화 기법은 좁은 주파수 대역에서 잦은 주파수 변경으로 발생한 시스템의 오버헤드를 줄일 수 있다. 매핑된 주파수는 넓은 주파수 간격에서 주파수 불일치로 발생하는 전력소모를 줄일 수 있다. 모의실험을 통하여 제안한 알고리즘이 기존의 CCRT-DVS 기법에 비해 최대 40%, 평균 15% 정도 소비 전력을 줄일 수 있었다. Most researches for power management have focused on increasing the utilization of system performance by scaling operating frequency or operating voltage. If operating frequency is changed frequently, it reduces the real system performance. To reduce power consumption, alternative approaches use the limited number of operating frequencies or set the smoothing frequencies during execution to increase the system performance, but they are not suitable for real time applications. To reduce power consumption and increase system performance for real time applications, this paper proposes a new power-aware schedule method by allocating operating frequencies and by setting smoothing frequencies. The algorithm predicts so that frequencies with continuous interval are mapped into discrete operating frequencies. The frequency smoothing reduces overheads of systems caused by changing operating frequencies frequently as well as power consumption caused by the frequency mismatch at a wide frequency interval. The simulation results show that the proposed algorithm reduces the power consumption up to 40% at maximum and 15% on average compared to the CC RT-DVS.

Adaptive Online Voltage Scaling Scheme Based on the Nash Bargaining Solution

김승욱 한국전자통신연구원 2011 ETRI Journal Vol.33 No.3

In an effort to reduce energy consumption, research into adaptive power management in real-time systems has become widespread. In this paper, a novel dynamic voltage scaling scheme is proposed for multiprocessor systems. Based on the concept of the Nash bargaining solution, a processor’s clock speed and supply voltage are dynamically adjusted to satisfy these conflicting performance metrics. In addition, the proposed algorithm is implemented to react adaptively to the current system conditions by using an adaptive online approach. Simulation results clearly indicate that the superior performance of the proposed scheme can strike the appropriate performance balance between contradictory requirements.

멀티프로세서 실시간 스케줄링에서 오프라인 동적 전압조절 기법

한상철(Sangchul Han),박민규(Minkyu Park),박문주(Moonju Park) 한국정보과학회 2013 정보과학회논문지 : 시스템 및 이론 Vol.40 No.6

멀티프로세서 실시간 스케줄링에서 동적 전압 조절(DVS, dynamic voltage scaling)에 관한 많은 연구가 있다. 하지만 대부분은 분할스케줄링(partitioned scheduling)에 관한 연구이며, 전역스케줄링 (global scheduling)에 관한 연구는 매우 적다. 본 논문은 전역 실시간 스케줄링 알고리즘인 EDF(k)에 적용하는 오프라인 DVS 기법을 제안한다. 이 기법은 주어진 동일 행속도(uniform speed)에 기반을 두어 태스크의 정적 개별 수행속도(individual speed)를 결정하고, 실제 수행시간이 최악 수행시간보다 적음을 고려하여 이중 수행속도(dual speed)를 결정한다. 실험 결과, 이 기법은 프로세서의 수가 8개일 때 동일 수행속도만 적용하는 경우에 비해 최대 약 23%의 에너지를 절감할 수 있다. There are many research on DVS(dynamic voltage scaling) in multiprocessor real-time scheduling. Most of them, however, can be applied to partitioned scheduling. There are a few research on DVS in global scheduling. This paper proposes an off-line DVS scheme for EDF^(k), which is a global scheduling algorithm for identical multiprocessor systems. This scheme determines static individual speed for each task based on the uniform speed, and then determines dual speed in order to utilize the difference between the actual execution time and the worst case execution time. The experimental results show that the proposed scheme can reduce the energy consumption by up to about 23% compared with the uniform speed technique when the number of processor is 8.