Redundancy TSV 연결 테스트를 위한 래퍼셀 설계

김화영(Hwayoung Kim),오정섭(Jungsub Oh),박성주(Sungju Park) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.8

칩의 적층 기술이 적용된 TSV기반 3D IC로 진화함에 따라 새로운 문제점이 발생하게 되었다. Bonding 이후 다이간 TSV가 제대로 연결되었는지 테스트하지만 Redundnacy TSV에 대해서는 테스트하지 않는다. 그러나 더 높은 수율을 얻기 위해서는 redundancy TSV에 대한 연결 테스트를 수행해야 한다. redundancy TSV의 연결을 테스트하고 진단하여 고장 있는 TSV를 대체함으로써 더 높은 수율을 얻을 수 있다. 본 논문에서는 TSV기반 3D IC에서 다이간의 TSV 연결 테스트뿐 아니라 redundancy TSV 테스트를 위한 래퍼셀을 제안하고자 한다. 제안하는 래퍼셀은 하드웨어로 설계하였을 시 기존의 테스트패턴을 그대로 사용할 수 있고, 소프트웨어 설계 시에는 면적을 최소화할 수 있다. A new problem happens with the evolution of TSV based 3D IC design. The bonding process takes place which follows with the testing of design for proper connectivity in the absence of TSV redundancy. In order to achieve good yield, the design should be tested with redundancy TSV. This paper presents a wrapper cell design for redundancy TSV interconnect test. The design for test technique, in terms of hardware and software perspectives is described. The wrapper cell with hardware design can use original test patterns. However, software design has less area overhead.

Though-silicon-via를 사용한 3차원 적층 반도체 패키징에서의 열응력에 관한 연구

황성환,김병준,정성엽,이호영,주영창,Hwang, Sung-Hwan,Kim, Byoung-Joon,Jung, Sung-Yup,Lee, Ho-Young,Joo, Young-Chang 한국마이크로전자및패키징학회 2010 마이크로전자 및 패키징학회지 Vol.17 No.1

Through-silicon-via (TSV)를 포함하고 있는 3차원 적층 반도체 패키지에서 구조적 변수에 따른 열응력의 변화를 살펴보기 위하여 유한요소해석을 수행하였다. 이를 통하여 TSV를 포함하고 있는 3차원 적층 반도체 패키지에서 웨이퍼 간 접합부의 지름, TSV 지름, TSV 높이, pitch 변화에 따른 열응력의 변화를 예측하였다. 최대 von Mises 응력은 TSV의 가장 위 부분과 Cu 접합부, Si, underfill 계면에서 나타났다. TSV 지름이 증가할 때, TSV의 가장 위 부분에서의 von Mises 응력은 증가하였다. Cu 접합부 지름이 증가할 때, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. Pitch가 증가할 때에도, Si과 Si 사이의 Cu 접합부가 Si, underfill과 만나는 부분에서 von Mises 응력이 증가하였다. 한편, TSV 높이는 von Mises 응력에 크게 영향을 미치지 못하였다. 따라서 TSV 지름이 작을수록, 그리고 pitch가 작을수록 기계적 신뢰성은 향상되는 것으로 판단된다. Finite-element analyses were conducted to investigate the thermal stress in 3-dimensional stacked wafers package containing through-silicon-via (TSV), which is being widely used for 3-Dimensional integration. With finite element method (FEM), thermal stress was analyzed with the variation of TSV diameter, bonding diameter, pitch and TSV height. It was revealed that the maximum von Mises stresses occurred at the edge of top interface between Cu TSV and Si and the Si to Si bonding site. As TSV diameter increased, the von Mises stress at the edge of TSV increased. As bonding diameter increased, the von Mises stress at Si to Si bonding site increased. As pitch increased, the von Mises stress at Si to Si bonding site increased. The TSV height did not affect the von Mises stress. Therefore, it is expected that smaller Cu TSV diameter and pitch will ensure mechanical reliability because of the smaller chance of plastic deformation and crack initiation.

The Impedance Analysis of Multiple TSV-to-TSV

Sihyun Lee(이시현) 대한전자공학회 2016 전자공학회논문지 Vol.53 No.7

본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다. In this paper, we analyze the impedance analysis of vertical interconnection through-silicon vias (TSV) that is being studied for the purpose of improving the degree of integration and an electric feature in 3D IC. Also, it is to improve the performance and the degree of integration of the three-dimensional integrated circuit system which can exceed the limits of conventional two-dimensional a IC. In the future, TSV technology in full-chip 3-dimensional integrated circuit system design is very important, and a study on the electrical characteristics of the TSV for high-density and high-bandwidth system design is very important. Therefore, we study analyze the impedance influence of the TSV in accordance with the distance and frequency in a multiple TSV-to-TSV for the purpose of designing a full-chip three-dimensional IC. The results of this study also are applicable to semiconductor process tools and designed for the manufacture of a full-chip 3D IC.

The Impedance Analysis of Multiple TSV-to-TSV

이시현,Lee, Sihyun The Institute of Electronics and Information Engin 2016 전자공학회논문지 Vol.53 No.7

In this paper, we analyze the impedance analysis of vertical interconnection through-silicon vias (TSV) that is being studied for the purpose of improving the degree of integration and an electric feature in 3D IC. Also, it is to improve the performance and the degree of integration of the three-dimensional integrated circuit system which can exceed the limits of conventional two-dimensional a IC. In the future, TSV technology in full-chip 3-dimensional integrated circuit system design is very important, and a study on the electrical characteristics of the TSV for high-density and high-bandwidth system design is very important. Therefore, we study analyze the impedance influence of the TSV in accordance with the distance and frequency in a multiple TSV-to-TSV for the purpose of designing a full-chip three-dimensional IC. The results of this study also are applicable to semiconductor process tools and designed for the manufacture of a full-chip 3D IC. 본 논문에서는 기존의 2D IC의 성능을 개선하고 3D IC의 집적도와 전기적인 특성을 개선하기 위한 목적으로 연구되고 있는 TSV (Through Silicon Via)의 임피던스를 해석하였다. 향후 Full-chip 3D IC 시스템 설계에서 TSV는 매우 중요한 기술이며, 높은 집적도와 광대역폭 시스템 설계를 위해서 TSV에 대한 전기적인 특성에 관한 연구가 매우 중요하다. 따라서 본 연구에서는 Full-chip 3D IC를 설계하기 위한 목적으로 다중 TSV-to-TSV에서 거리와 주파수에 따른 TSV의 임피던스 영향을 해석하였다. 또한 이 연구 결과는 Full-chip 3D IC를 제조하기 위한 반도체 공정과 설계 툴에 적용할 수 있다.

구리 전해 도금을 이용한 실리콘 관통 비아 채움 공정

김회철 ( Hoe Chul Kim ),김재정 ( Jae Jeong Kim ) 한국화학공학회 2016 Korean Chemical Engineering Research(HWAHAK KONGHA Vol.54 No.6

반도체 배선 미세화에 의한 한계를 극복하기 위해 실리콘 관통 비아(through silicon via, TSV)를 사용한 소자의 3차원 적층에 대한 연구가 진행되고 있다. TSV 내부는 전해도금을 통해 구리로 채우며, 소자의 신뢰성을 확보하기 위해 결함 없는 TSV의 채움이 요구된다. TSV 입구와 벽면에서는 구리 전착을 억제하고, TSV 바닥에서 선택적으로 구리전착을 유도하는 바닥 차오름을 통해 무결함 채움이 가능하다. 전해 도금액에 포함되는 유기 첨가제는 TSV 위치에 따라 국부적으로 구리 전착 속도를 결정하여 무결함 채움을 가능하게 한다. TSV의 채움 메커니즘은 첨가제의 거동에 기반하여 규명되므로 첨가제의 특성을 이해하는 연구가 선행되어야 한다. 본 총설에서는 첨가제의 작용기작을 바탕으로 하는 다양한 채움 메커니즘, TSV 채움 효율을 개선하기 위한 평탄제의 개발과 3-첨가제 시스템에서의 연구, 첨가제 작용기와 도금 방법의 수정을 통한 채움 특성의 향상에 관한 연구를 소개한다. Intensive researches have been focused on the 3-dimensional packaging technology using through silicon via (TSV) to overcome the limitation in Cu interconnection scaling. Void-free filling of TSV by the Cu electrodeposi-tion is required for the fabrication of reliable electronic devices. It is generally known that sufficient inhibition on the top and the sidewall of TSV, accompanying the selective Cu deposition on the bottom, enables the void-free bottom-up fill-ing. Organic additives contained in the electrolyte locally determine the deposition rate of Cu inside the TSV. Investi-gation on the additive chemistry is essential for understanding the filling mechanisms of TSV based on the effects of additives in the Cu electrodeposition process. In this review, we introduce various filling mechanisms suggested by ana-lyzing the additives effect, research on the three-additive system containing new levelers synthesized to increase effi-ciency of the filling process, and methods to improve the filling performance by modifying the functional groups of the additives or deposition mode.

3D IC 열관리를 위한 TSV Liquid Cooling System

박만석,김성동,김사라은경,Park, Manseok,Kim, Sungdong,Kim, Sarah Eunkyung 한국마이크로전자및패키징학회 2013 마이크로전자 및 패키징학회지 Vol.20 No.3

TSV는 그동안 3D IC 적층을 하는데 핵심 기술로 많이 연구되어 왔고, RC delay를 줄여 소자의 성능을 향상시키고, 전체 시스템 사이즈를 줄일 수 있는 기술로 각광을 받아왔다. 최근에는 TSV를 전기적 연결이 아닌 소자의 열관리를 위한 구조로 연구되고 있다. TSV를 이용한 liquid cooling 시스템 개발은 TSV 제조, TSV 디자인 (aspect ratio, size, distribution), 배선 밀도, microchannel 제조, sealing, 그리고 micropump 제조까지 풀어야 할 과제가 아직 많이 남아있다. 그러나 TSV를 이용한 liquid cooling 시스템은 열관리뿐 아니라 신호 대기시간(latency), 대역폭(bandwidth), 전력 소비(power consumption), 등에 크게 영향을 미치기 때문에 3D IC 적층 기술의 장점을 최대로 이용한 차세대 cooling 시스템으로 지속적인 개발이 필요하다. 3D integrated circuit(IC) technology with TSV(through Si via) liquid cooling system is discussed. As a device scales down, both interconnect and packaging technologies are not fast enough to follow transistor's technology. 3D IC technology is considered as one of key technologies to resolve a device scaling issue between transistor and packaging. However, despite of many advantages, 3D IC technology suffers from power delivery, thermal management, manufacturing yield, and device test. Especially for high density and high performance devices, power density increases significantly and it results in a major thermal problem in stacked ICs. In this paper, the recent studies of TSV liquid cooling system has been reviewed as one of device cooling methods for the next generation thermal management.

3차원 적층 집적회로에서 구리 TSV가 열전달에 미치는 영향

마준성,김사라은경,김성동,Ma, Junsung,Kim, Sarah Eunkyung,Kim, Sungdong 한국마이크로전자및패키징학회 2014 마이크로전자 및 패키징학회지 Vol.21 No.3

본 연구에서는 3차원 적층 집적회로 구조에서 Cu TSV를 활용한 열관리 가능성에 대해 살펴보았다. Cu TSV가 있는 실리콘 웨이퍼와 일반 실리콘 웨이퍼 후면부를 점열원을 이용하여 가열한 후 전면부의 온도 변화를 적외선 현미경을 이용하여 관찰하였다. 일반 실리콘 웨이퍼의 경우 두께가 얇아지면서 국부적인 고온영역이 관찰됨으로서 적층 구조에서 층간 열문제의 가능성을 확인할 수 있었다. TSV 웨이퍼의 경우 일반 실리콘 웨이퍼보다 넓은 영역의 고온 분포를 나타내었으며, 이는 Cu TSV를 통한 우선적인 열전달로 인한 것으로 적층 구조에서 Cu TSV를 이용한 효과적인 열관리의 가능성을 나타낸다. In this study, we investigated the effects of Cu TSV on the thermal management of 3D stacked IC. Combination of backside point-heating and IR microscopic measurement of the front-side temperature showed evolution of hot spots in thin Si wafers, implying 3D stacked IC is vulnerable to thermal interference between stacked layers. Cu TSV was found to be an effective heat path, resulting in larger high temperature area in TSV wafer than bare Si wafer, and could be used as an efficient thermal via in the thermal management of 3D stacked IC.

Study on the Thermal Transient Response of TSV Considering the Effect of Electronic-Thermal Coupling

Chunquan Li,Meng-Qiang Zou,Yuling Shang,Ming Zhang 대한전자공학회 2015 Journal of semiconductor technology and science Vol.15 No.3

The transmission performance of TSV considering the effect of electronic-thermal coupling is an new challenge in three dimension integrated circuit. This paper presents the thermal equivalent circuit (TEC) model of the TSV, and discussed the thermal equivalent parameters for TSV. Si layer is equivalent to transmission line according to its thermal characteristic. Thermal transient response (TTR) of TSV considering electronic-thermal coupling effects are proposed, iteration flow electronic-thermal coupling for TSV is analyzed. Furthermore, the influences of TTR are investigated with the noncoupling and considering coupling for TSV. Finally, the relationship among temperature, thickness of SiO₂, radius of via and frequency of excitation source are addressed, which are verified by the simulation.

3D 패키징을 위한 Scallop-free TSV와 Cu Pillar 및 하이브리드 본딩

장예진,정재필 한국마이크로전자및패키징학회 2022 마이크로전자 및 패키징학회지 Vol.29 No.4

High-density packaging technologies, including Through-Si-Via (TSV) technologies, are considered important in many fields such as IoT (internet of things), 6G/5G (generation) communication, and high-performance computing (HPC). Achieving high integration in two dimensional packaging has confronted with physical limitations, and hence various studies have been performed for the three-dimensional (3D) packaging technologies. In this review, we described about the causes and effects of scallop formation in TSV, the scallop-free etching technique for creating smooth sidewalls, Cu pillar and Cu-SiO2 hybrid bonding in TSV. These technologies are expected to have effects on the formation of highquality TSVs and the development of 3D packaging technologies. TSV 기술을 포함한 고밀도, 고집적 패키징 기술은 IoT, 6G/5G 통신, HPC (high-performance computing)등여러 분야에서 중요한 기술로 여겨지고 있다. 2차원에서 고집적화를 달성하는 것은 물리적 한계에 도달하게 되었으며, 따라서 3D 패키징 기술을 위하여 다양한 연구들이 진행되고 있다. 본 고에서는 scallop의 형성 원인과 영향, 매끈한 측벽을만들기 위한 scallop-free 에칭 기술, TSV 표면의 Cu bonding에 대해서 자세히 조사하였다. 이러한 기술들은 고품질 TSV 형성 및 3D 패키징 기술에 영향을 줄 것으로 예상한다.

용융 금속 TSV 충전을 위한 저열팽창계수 SiC 복합 충전 솔더의 개발

고영기,고용호,방정환,이창우,Ko, Young-Ki,Ko, Yong-Ho,Bang, Jung-Hwan,Lee, Chang-Woo 대한용접접합학회 2014 대한용접·접합학회지 Vol.32 No.3

Among through silicon via (TSV) technologies, for replacing Cu filling method, the method of molten solder filling has been proposed to reduce filling cost and filling time. However, because Sn alloy which has a high coefficient of thermal expansion (CTE) than Cu, CTE mismatch between Si and molten solder induced higher thermal stress than Cu filling method. This thermal stress can deteriorate reliability of TSV by forming defects like void, crack and so on. Therefore, we fabricated SiC composite filling material which had a low CTE for reducing thermal stress in TSV. To add SiC nano particles to molten solder, ball-typed SiC clusters, which were formed with Sn powders and SiC nano particles by ball mill process, put into molten Sn and then, nano particle-dispersed SiC composite filling material was produced. In the case of 1 wt.% of SiC particle, the CTE showed a lowest value which was a $14.8ppm/^{\circ}C$ and this value was lower than CTE of Cu. Up to 1 wt.% of SiC particle, Young's modulus increased as wt.% of SiC particle increased. And also, we observed cross-sectioned TSV which was filled with 1 wt.% of SiC particle and we confirmed a possibility of SiC composite material as a TSV filling material.