컴퓨터과학 : 가산기와 MIPS CPU 사례를 이용한 현대 FPGA의 특성연구

이보선 ( Bo Seon Lee ),서태원 ( Tae Won Suh ) 한국컴퓨터교육학회 2013 컴퓨터교육학회 논문지 Vol.16 No.3

ASIC설계에서 FPGA를 이용한 에뮬레이션은 설계 검증을 위한 필수 단계이다. ASIC으로 설계된 모델을 가능한 최대 동작주파수로 에뮬레이션하기 위해서는 FPGA의 특성을 이해해야 한다. 본 논문은 FPGA의 주요 제조사인 Xilinx와 Altera의 여러 디바이스에 다양한 가산기와 MIPS CPU를 포팅하여, 디자인 복잡도에 따른 현대 FPGA의 특성을 연구하였다. 실험 결과, 일반적인 통념과는 다르게 1-bit 가산기를 기반으로 디자인한 RCA는 FPGA 내부의 carry-chain을 활용하지 못했고, 그 결과 다른 타입의 가산기보다 낮은 성능을 보였다. 또한, 본 연구를 통해 Xilinx와 Altera 제조사 별 FPGA 특성에 확연한 차이가 있음을 확인하였다. 즉, 동작속도에 최적화하여 설계된 Prefix 가산기를 Xilinx 디바이스에 포팅했을 때 저조한 동작주파수를 보였으나, Altera 디바이스에서는 IP Core와 비슷한 성능을 보였다. 이는 Altera 디바이스에서는 FPGA의 면적만 허락한다면 ASIC에 최적화된 설계를 그대로 사용하여도 에뮬레이션 성능에 영향을 미치지 않음을 시사한다. MIPS CPU를 통한 실험은 이를 뒷받침한다 The FPGA-based emulation is an essential step in ASIC design for validation. For emulation with maximal frequency, it is crucial to understand the FPGA characteristics. This paper attempts to analyze the performance characteristics of the modern FPGAs from renowned vendors, Xilinx and Altera, with a case study utilizing various adders and MIPS CPU. Unlike the common wisdom, ripple-carry adder (RCA) does not utilize the inherent carry-chain inside FPGAs when structurally designed based on 1-bit adders. Thus, the RCA shows the inferior performance to the other types of adders in FPGAs. Our study also reveals that FPGAs from Xilinx exhibit different characteristics from the ones from Altera. That is, the prefix adder, which is optimized for speed in ASIC design, shows the poor performance on Xilinx devices, whereas it provides a comparable speed to the IP core on Altera devices. It suggests that error-prone manual change of the original design can be avoided on Altera devices if area is permitted. Experiments with MIPS CPU confirm the arguments.

0.18${\mu}m$ CMOS 공정을 이용한 새로운 고속 1-비트 전가산기 회로설계

김영운,서해준,조태원,Kim, Young-Woon,Seo, Hea-Jun,Cho, Tae-Won 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.1

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다. With the recent development of portable system such as mobile communication and multimedia. Full adders are important components in applications such as digital signal processors and microprocessors. Thus It is important to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional Ratioed logic and Pass Transistor logic. The proposed adder has the advantages over the conventional CMOS, TGA, 14T logic. The delay time is improved by 13% comparing to the average value and PDP(Power Delay Product) is improved by 9% comparing to the average value. Layouts have been carried out using a 0.18um CMOS design rule for evaluation purposes. The physical design has been evaluated using HSPICE.

미세공정상에서 전가산기의 해석 및 비교

이우기,김정범 강원대학교 정보통신연구소 2004 정보통신논문지 Vol.8 No.-

In this paper the main topologies of one-bit full adders, including the most interesting of those recently proposed, are analyzed and compared for speed, power consumption, and power-delay product. The comparison has been performed on circuits, optimized transistor dimension to minimize power-delay product. The investigation has been carried out with properly defined simulation runs on a Cadence environment using a 0.25-μw process, also including the parasitics derived from layout. Performance has been also compared for different supply voltage values. Thus design guidelines have been derived to select the most suitable topology for the design features required. This paper also proposes a novel figure of merit to realistically compare n-bit adders implemented as a chain of one-bit full adders. The results differ from those previously published both for the more realistic simulations carried out and the more appropriate figure of merit used. They show that, except for short chains of blocks or for cases where minimum power consumption is desired, topologies with only pass transistors or transmission gates are not attractive. In contrast. the most interesting implementations in terms of trade off between power and delay are the traditional CMOS and Mirror topologies. Moreover, the CPL allow the best speed performance.

가산기와 MIPS CPU 사례를 이용한 현대 FPGA의 특성연구

이보선(Bo Seon Lee),서태원(Tae Won Suh) 한국컴퓨터교육학회 2013 컴퓨터교육학회 논문지 Vol.16 No.3

The FPGA-based emulation is an essential step in ASIC design for validation. For emulation with maximal frequency, it is crucial to understand the FPGA characteristics. This paper attempts to analyze the performance characteristics of the modern FPGAs from renowned vendors, Xilinx and Altera, with a case study utilizing various adders and MIPS CPU. Unlike the common wisdom, ripple-carry adder (RCA) does not utilize the inherent carry-chain inside FPGAs when structurally designed based on 1-bit adders. Thus, the RCA shows the inferior performance to the other types of adders in FPGAs. Our study also reveals that FPGAs from Xilinx exhibit different characteristics from the ones from Altera. That is, the prefix adder, which is optimized for speed in ASIC design, shows the poor performance on Xilinx devices, whereas it provides a comparable speed to the IP core on Altera devices. It suggests that error-prone manual change of the original design can be avoided on Altera devices if area is permitted. Experiments with MIPS CPU confirm the arguments.

0.18 CMOS 공정을 이용한 새로운 고속 1-비트 전가산기 회로설계

김영운(Kim, Young-Woon),서해준(Seo, Hea-Jun),조태원(Cho, Tae-Won) 한국전기전자학회 2008 전기전자학회논문지 Vol.12 No.1

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다. With the recent development of portable system such as mobile communication and multimedia. Full adders are important components in applications such as digital signal processors and microprocessors. Thus It is important to improve the power dissipation and operating speed for designing a full adder. We propose a new adder with modified version of conventional Ratioed logic and Pass Transistor logic. The proposed adder has the advantages over the conventional CMOS, TGA, 14T logic. The delay time is improved by 13% comparing to the average value and PDP(Power Delay Product) is improved by 9% comparing to the average value. Layouts have been carried out using a 0.18um CMOS design rule for evaluation purposes. The physical design has been evaluated using HSPICE.

Performance Evaluation of Ripple-Carry Adders in Quantum Factoring Algorithm

Harashta Tatimma Larasati(라라사티 하라스타 타티마),Janghyun Ji(지장현),Jeonghwan Park(박정환),Howon Kim(김호원) 한국통신학회 2021 韓國通信學會論文誌 Vol.46 No.2

Towards subsystems design using Serial Adders for Complex Binary Number System

Usman Ali,Mohammad Ali Awan,Shahid Ahmad Khan 대한전자공학회 2005 ITC-CSCC :International Technical Conference on Ci Vol.2005 No.2

여가패턴 연구의 이해와 적용

최성훈 여가문화학회 2015 여가학연구 Vol.13 No.1

The study is to suggest definition of leisure patterns and to introduce research method through the investigation of leisure pattern studies and the using of IBM SPSS Modeler. The conclusions of this study are as follows. First, the term of leisure pattern is founded in Scott and Willits(1989), Raymore, Barber, Eccles, Godbey(1999), Stodolska(2000), Su, Shen, Wei(2006) and focused on changes of leisure activities. Second, it is ten years since the history of leisure patterns studies started in Korea and the research using by IBM SPSS Modeler is reported recently. Third, the definition of leisure pattern is proposed that change and repetition of leisure types which more than 2 times in a week and continue 3 months during the life span and education history. Forth, IBM SPSS Modeler easy to use and applicable to find leisure pattern. Fifth, comparative studies of leisure pattern between nations, ethnics, races, genders, generations, and serious leisure and casual leisure are needed. Sixth longitudinal and qualitative research should be encouraged to develop studies of leisure pattern. 본 연구는 지금까지 연구되었던 여가패턴 연구의 고찰을 통해서 여가패턴에 대한 개념을 정립하고 여가패턴에 대한 연구방법을 소개하였다. 또한 IBM SPSS Modeler을 이용하여 활용 방법과 미래 여가패턴 연구의 가능성을 제시하였다. 결론은 다음과 같다. 첫째, 여가패턴에 대한 용어를 직접적으로 사용한 연구는 Scott과 Willits(1989), Raymore, Barber, Eccles, Godbey(1999), Stodolska(2000), Su, Shen, Wei(2006) 등의 연구이었고 여가활동의 지속과 중단, 대체와 추가와 같은 여가활동의 변화에 집중하였다. 둘째, 우리나라에서 여가패턴에 관한 연구는 10년 정도의 역사를 가지고 있고 최근에는 SAS Data Miner와 IBM SPSS Modeler를 이용하여 학령에 따른 여가패턴의 분석이 시도되고 있다. 셋째, 여가패턴의 정의를 ‘인간의 인생주기와 학령에 따라서 1주일에 2회 이상이고 3개월 이상 지속적으로 했던 여가활동의 유형 변화나 일정한 형태의 반복’이라고 제안하였다. 넷째, IBM SPSS Modeler의 이용한 여가패턴의 방법과 결과 등을 제시한 바와 같이 Modeler는 인생주기와 학령에 따라서 여가패턴과 같이 연관성 규칙을 발견하는데 활용하기 쉽고 다양한 자료에 적용이 가능하다. 제언은 아래와 같다. 첫째, 국가와 국가 간의 여가패턴 비교, 다른 문화와 종교 간의 여가패턴 비교 연구를 제안한다. 둘째, 진지한 여가참여자들과 일상적 여가참여자들의 여가패턴 비교 연구가 필요하다. 셋째, 개인적인 관점에서 성(gender)과 세대(generation) 간의 여가패턴 비교 연구가 가능하다. 마지막으로, 여가패턴 연구가 더욱더 발전하기 위해서는 연구방법적인 측면에서 종단적이고 질적인 여가패턴 연구를 제안한다.

An Accuracy Enhanced Error Tolerant Adder with Carry Prediction for Approximate Computing

Yongtae Kim 대한전자공학회 2019 IEIE Transactions on Smart Processing & Computing Vol.8 No.4

This paper presents a new approximate adder design to improve the computation accuracy of the conventional error tolerant adder by leveraging a carry prediction technique with a sum generator. The proposed carry speculation scheme exploits inputs from a single bit position and effectively increase the bit width of the accurate addition. Implemented in a 65-nm CMOS technology, the proposed approximate adder is up to two times faster than, and twice as power efficient as, the traditional adders. Compared to the other approximate adders considered in this paper, the proposed adder achieves up to 3.7%, 15.5%, 79.9% and 79.9% reductions in the error rate (ER), mean relative error distance (MRED), mean error distance (MED) and normalized MED (NMED) respectively, at an extra cost of merely 4% to 6% in area, delay, and power. In addition, the proposed adder offers a good tradeoff between power/energy and accuracy and improves on power/energy-NMED products by up to 46%, outperforming other approximate adders.

완전동형암호로 암호화된 데이터에 적합한 산술 가산기의 구현 및 성능향상에 관한 연구

서경진(Kyongjin Seo),김평(Pyong Kim),이윤호(Younho Lee) 한국정보보호학회 2017 정보보호학회논문지 Vol.27 No.3

본 연구에서는 완전동형암호로 암호화된 데이터에 적용할 수 있는 가산기 및 다수개의 데이터를 가산할 때 적용할 수 있는 성능이 향상된 가산 방법을 제안한다. 제안 산술 가산기는 기존의 하드웨어 기반의 산술 가산기 중 최적 회로단계(level)를 가지는 Kogge-Stone Adder 방법을 기반으로 하며, 완전동형암호가 제공하는 암호학적 SIMD(Single Instruction for Multiple Data) 기법을 적용하기에 적합하게 설계되었다. 제안한 다수 가산 방법은 완벽한 가산 결과를 보장하는 Kogge-Stone Adder를 반복적으로 사용하여 다수개의 데이터를 가산하지 않고, 3개 이상의 수를 더해야 할 경우, Full-Adder를 이용하여 3개의 수를 최종 C(Carry-out)과 논리합의 결과인 S(Sum) 의 두 개로 줄인다. 이러한 과정을 반복하여 최종적으로 두 개의 수를 더할 경우에만 Kogge-Stone Adder를 사용하여 가산하는 방법이다. 제안 방법은 더하고자 하는 데이터의 개수가 많아질수록 성능이 비약적으로 향상되었고, 이를 실험을 통해 검증한다. In this paper, we propose an adder that can be applied to data encrypted with a fully homomorphic encryption scheme and an addition method with improved performance that can be applied when adding multiple data. The proposed arithmetic adder is based on the Kogge-Stone Adder method with the optimal circuit level among the existing hardware-based arithmetic adders and suitable to apply the cryptographic SIMD (Single Instruction for Multiple Data) function on encrypted data. The proposed multiple addition method does not add a large number of data by repeatedly using Kogge-Stone Adder which guarantees perfect addition result. Instead, when three or more numbers are to be added, three numbers are added to C (Carry-out) and S (Sum) using the full-adder circuit implementation. Adding with Kogge-Stone Adder is only when two numbers are finally left to be added. The performance of the proposed method improves dramatically as the number of data increases.