ASIC 채굴 방식과 GPU 채굴방식의 채굴성능 비교

최승주,김종배 사단법인 인문사회과학기술융합학회 2017 예술인문사회융합멀티미디어논문지 Vol.7 No.5

비트 코인은 2009년 나카모토 사토시라는 가명의 인물에 의해 개발된 가상화폐이다. 블록 체인이라는 분산화된 공공 거래 장부를 통해 중앙 통제에 의존하지 않고 이중지불 문제가 발생하지 않는 안전한 거래가 이루어진다. FBI에서 사이버 암시장 ‘실크로드’로부터 압수한 비트코인 5만개를 경매에 내놓았고, 일본에서는 비트코인에 관련된 법을 개정하는 등 비트코인은 전자화폐로서 세계적으로 인정받고 있다. 비트코인은 채굴이라는 행위를 통해 발행되는데 현재에는 ASIC(Application Specific Integrated Circuit)라는 전용 채굴기가 대부분의 비트코인을 채굴하고 있다. 이 전용 채굴기의 등장으로 소수의 채굴자가 다량의 비트코인을 채굴할 수 있는 능력을 갖게 되었고, 이는 비트코인의 안전성을 보장해주는 블록체인의 분산화를 위협하고 있다. 본 논문은 ASIC 채굴 방식의 문제점을 분석하고 현재의 GPU 성능이 발전한 것을 근거로 GPU 채굴방식을 제안한다. 또한 ASIC와 GPU 채굴 방식의 채굴 성능을 비교하여 일반적인 홈 컴퓨터의 채굴 능력이 충분함을 보이고자 한다. 이러한 비교를 통해 ASIC가 아닌 일반 홈 컴퓨터 사용자들이 새롭게 채굴에 참여할 수 있는 방향을 제시함으로써 채굴자의 풀 자체의 크기가 커지고 이기적인 채굴, 즉 블록체인의 변조 가능성을 낮출 수 있을 것으로 기대한다. Bitcoin is electronic money appeared in 2009 developed by Nakamoto Satoshi. WIth blockchain, the distributed opend account book, it is possible to have deal with no central control and no double payment. Bitcoin get recognition as digital money globally. FBI put bitcoin seized from ‘Silk Road’ which is cyber black market at auction, and Japan amend the law of Bitcoin. Bitcoin is mined by mining, and it is usually worked by ASIC in nowdays. WIth ASIC a few miner got strong mining capablity, and it is threatening distributed blockchain. In this paper, with analysis of problem of mining bitcoin using ASIC and with advance of GPU capablity, researchers suggest GPU mining. Also, with comparison of mining capability between ASIC and GPU, researcher shows that home computer has enough mining capability. With result of comparison, researchers show that home computer users can participate in mining. As a result, the size of mining pool become bigger, and possibility of falsification of blockchain become smaller.

24 채널 정전 용량형 터치 검출 ASIC의 구현

이경재(Kyoungjae Lee),한표영(Pyoyoung Han),이현석(Hyunseok Lee),배진웅(Jinwoong Bae),김응수(Eungsoo Kim),남철(Chul Nam) 大韓電子工學會 2011 電子工學會論文誌-SD (Semiconductor and devices) Vol.48 No.5

본 논문은 24 채널 정전 용량형 터치 검출 ASIC에 대한 것이다. 제안된 회로는 아날로그 회로부와 디지털 회로부로 구성되어 있다. 아날로그 회로부는 사용자의 접촉을 전기적인 신호로 변환시키며 디지털 회로부는 전기적인 신호의 변화를 디지털 데이터로 변환시키는 역할을 담당한다. 디지털 회로는 I2C가 내장되어 시스템 동작 계수들을 호스트 프로세서에서 변경해 줄 수 있도록 설계되었다. 따라서 온도 변화 등 외부환경 변화에도 안정적으로 동작할 수 있다. 본 ASIC은 0.18㎛ CMOS 공정으로 구현되었으며 그 크기는 약 3 ㎟ 이고 소비전력은 5.3 ㎽이다. 설계에는 Cadence사와 Synopsys사의 상용 개발환경이 사용되었다. This paper presents a 24 channel capacitive touch sensing ASIC. This ASIC consists of analog circuit part and digital circuit part. Analog circuits convert user screen touch into electrical signal and digital circuits represent this signal change as digital data. Digital circuit also has an I2C interface for operation parameter reconfiguration from host machine. This interface guarantees the stable operation of the ASIC even against wide operation condition change. This chip is implemented with 0.18 ㎛ CMOS process. Its area is about 3 ㎟ and power consumption is 5.3㎽. A number of EDA tools from Cadence and Synopsys are used for chip design.

Proton-induced currents in substantia gelatinosa neurons of the rat trigeminal subnucleus caudalis

Cho, J.H.,Choi, I.S.,Nakamura, M.,Lee, S.H.,Lee, M.G.,Jang, I.S. North-Holland ; Elsevier Science Ltd 2015 european journal of pharmacology Vol.762 No.-

Acid-sensing ion channels (ASICs) are widely expressed in both the peripheral and central nervous system, and contribute to the modulation of central nociceptive transmission under both physiological and pathophysiological conditions. In this study, we characterized the proton-induced membrane currents in acutely isolated rat substantia gelatinosa (SG) neurons of the trigeminal subnucleus caudalis using the whole cell patch-clamp technique. Exposure to acidic conditions (pH<6.5) induced the inward currents in a pH-dependent manner. Amiloride, a general ASIC antagonist, significantly blocked the proton-induced currents in a non-competitive manner. The pH 6.0-induced membrane current (I<SUB>pH6.0</SUB>) was greatly attenuated in the Na<SUP>+</SUP>-free external solution, and the reversal potential of the proton-induced currents was similar to the theoretical Na<SUP>+</SUP> equilibrium potential. The I<SUB>pH6.0</SUB> was reciprocally potentiated by a lower extracellular Ca<SUP>2+</SUP> concentration. The modulation of I<SUB>pH6.0</SUB> by divalent cations and other modulators suggests that the proton-induced currents are mediated by multiple types of ASIC subunits, including ASIC1a and ASIC2a. Multi-cell RT-PCR analysis revealed that SG neurons express these subunits. Exposure to a pH 6.0 solution directly depolarized the membrane potential, and generated a burst of action potentials in a current-clamp mode. This acidic pH-induced depolarization was significantly blocked by amiloride. The present results suggest that ASICs expressed on SG neurons play important roles in the regulation of nociceptive transmission from the orofacial tissues.

ASIC 저항 알고리즘에 기반한 블록체인의 릴레이 기술 현황 조사

박상현(Sanghyeon Park),문수묵(Soo-Mook Moon) 한국정보과학회 2020 정보과학회 컴퓨팅의 실제 논문지 Vol.26 No.7

사이드체인은 메인체인과는 독립적인 블록체인으로, 트랜잭션을 병렬 처리해 확장성을 확보할 수 있어 주목받는 기술이다. 사이드체인은 메인체인과 릴레이를 통해 상호작용한다. 이때 체인 간 정보를 전달하는 주체인 릴레이어를 탈중앙화하기 위해 스마트 컨트랙트가 활용된다. 그러나 ASIC 저항 합의 알고리즘에 기반한 블록체인은 블록 헤더의 유효성을 스마트 컨트랙트를 통해 검증할 수 없어, 사이드체인에 안전하게 릴레이할 수 없다. 본 연구에서는 합의 알고리즘 검증을 우회해 ASIC 저항성을 가진 블록체인을 사이드체인에 릴레이하는 기술의 문제와 현황을 조사함으로써 확장성 문제 해결에 도움을 주고자 한다. A sidechain is a blockchain that functions in parallel to a primary main-chain. The assets on the sidechain should be interoperable with the main-chain via relay. The smart contract, a self-executing collection of functions and data, is used to decentralize agents that relay information between chains. However, blockchains based on the ASIC-resistant consensus algorithm cannot be validated by smart contracts because of heavy computations. That is, they cannot be relayed safely to the other chain. We analyzed implementations that bypass the validation test of the consensus algorithm to relay the sidechains to the main-chain. Also, we point out that the methods have a security limitation because of a lack of computational guarantee.

컴퓨터과학 : 가산기와 MIPS CPU 사례를 이용한 현대 FPGA의 특성연구

이보선 ( Bo Seon Lee ),서태원 ( Tae Won Suh ) 한국컴퓨터교육학회 2013 컴퓨터교육학회 논문지 Vol.16 No.3

ASIC설계에서 FPGA를 이용한 에뮬레이션은 설계 검증을 위한 필수 단계이다. ASIC으로 설계된 모델을 가능한 최대 동작주파수로 에뮬레이션하기 위해서는 FPGA의 특성을 이해해야 한다. 본 논문은 FPGA의 주요 제조사인 Xilinx와 Altera의 여러 디바이스에 다양한 가산기와 MIPS CPU를 포팅하여, 디자인 복잡도에 따른 현대 FPGA의 특성을 연구하였다. 실험 결과, 일반적인 통념과는 다르게 1-bit 가산기를 기반으로 디자인한 RCA는 FPGA 내부의 carry-chain을 활용하지 못했고, 그 결과 다른 타입의 가산기보다 낮은 성능을 보였다. 또한, 본 연구를 통해 Xilinx와 Altera 제조사 별 FPGA 특성에 확연한 차이가 있음을 확인하였다. 즉, 동작속도에 최적화하여 설계된 Prefix 가산기를 Xilinx 디바이스에 포팅했을 때 저조한 동작주파수를 보였으나, Altera 디바이스에서는 IP Core와 비슷한 성능을 보였다. 이는 Altera 디바이스에서는 FPGA의 면적만 허락한다면 ASIC에 최적화된 설계를 그대로 사용하여도 에뮬레이션 성능에 영향을 미치지 않음을 시사한다. MIPS CPU를 통한 실험은 이를 뒷받침한다 The FPGA-based emulation is an essential step in ASIC design for validation. For emulation with maximal frequency, it is crucial to understand the FPGA characteristics. This paper attempts to analyze the performance characteristics of the modern FPGAs from renowned vendors, Xilinx and Altera, with a case study utilizing various adders and MIPS CPU. Unlike the common wisdom, ripple-carry adder (RCA) does not utilize the inherent carry-chain inside FPGAs when structurally designed based on 1-bit adders. Thus, the RCA shows the inferior performance to the other types of adders in FPGAs. Our study also reveals that FPGAs from Xilinx exhibit different characteristics from the ones from Altera. That is, the prefix adder, which is optimized for speed in ASIC design, shows the poor performance on Xilinx devices, whereas it provides a comparable speed to the IP core on Altera devices. It suggests that error-prone manual change of the original design can be avoided on Altera devices if area is permitted. Experiments with MIPS CPU confirm the arguments.

류마티스관절염 동물모델에서 관절염 치료에 따른 통증수용체의 발현

방지혜 ( Ji Hye Bang ),하은영 ( Eun Young Ha ),허지안 ( Ji An Hur ) 대한류마티스학회 2015 대한류마티스학회지 Vol.22 No.2

Objective. Rheumatoid arthritis, the most common form of arthritis, is typically characterized by induced inflammatory pain in joints. Recent studies have reported on the expression of pain receptors such as transient receptor potential vanilloid 1 (TRPV1) and acid sensing ion channel 3 (ASIC3), which are related to pain induction and regulation. This study was conducted to investigate the expression of TRPV1 and ASIC3 in response to the analgesic effect of an arthritis treatment in a collagen-induced arthritis (CIA). Methods. Mice were divided into 3 groups: Control, CIA, and CIA with arthritis treatment. Mice received intraperitoneal injection with 10 mg/kg infliximab and 10 mg/kg meloxicam five times per week for 3 weeks. Mechanical hyperalgesia, histologic examination of the feet, serum levels of inflammatory cytokine such as interleukin-6 (IL-6), and interleukin-17 (IL-17), TRPV1 and ASIC3 expression were investigated. Results. The serum levels of IL-6 and IL-17 were lower in the treatment group (73.77±10.11 pg/mL and 26.75±7.17 pg/mL, respectively) compared to the CIA group (p<0.001). Histological analysis showed decreased synovial cell proliferation, leukocyte infiltration, and cartilage destruction in the treatment group compared with the CIA group. The CIA group that underwent arthritis treatment showed a significantly increased withdrawal threshold of mechanical nociception on the hind paw and increased expression of TRPV1 and ASIC3 compared to the CIA group. Conclusion. Arthritis treatment resulted in an anti-inflammatory and analgesic effect through upregulation of the activity of TRPV1 and ASIC3 in CIA mice. (J Rheum Dis 2015;22:85-92)

ResNet-50 합성곱 신경망을 위한 고정 소수점 표현 방법

강형주,Kang, Hyeong-Ju 한국정보통신학회 2018 한국정보통신학회논문지 Vol.22 No.1

최근 합성곱 신경망은 컴퓨터 비전에 관련된 여러 분야에서 높은 성능을 보여 주고 있으나 합성곱 신경망이 요구하는 많은 연산양은 임베디드 환경에 도입되는 것을 어렵게 하고 있다. 이를 해결하기 위해 ASIC이나 FPGA를 통한 합성곱 신경망의 구현에 많은 관심이 모이고 있고, 이러한 구현을 위해서는 효율적인 고정 소수점 표현이 필요하다. 고정 소수점 표현은 ASIC이나 FPGA에서의 구현에 적합하나 합성곱 신경망의 성능이 저하될 수 있는 문제가 있다. 이 논문에서는 합성곱 계층과 배치(batch) 정규화 계층에 대해 고정 소수점 표현을 분리해서, ResNet-50 합성곱 신경망의 합성곱 계층을 표현하기 위해 필요한 비트 수를 16비트에서 10비트로 줄일 수 있게 하였다. 연산이 집중되는 합성곱 계층이 더 간단하게 표현되므로 합성곱 신경망 구현이 전체적으로 더 효율적으로 될 것이다. Recently, the convolutional neural network shows high performance in many computer vision tasks. However, convolutional neural networks require enormous amount of operation, so it is difficult to adopt them in the embedded environments. To solve this problem, many studies are performed on the ASIC or FPGA implementation, where an efficient representation method is required. The fixed-point representation is adequate for the ASIC or FPGA implementation but causes a performance degradation. This paper proposes a separate optimization of representations for the convolutional layers and the batch normalization layers. With the proposed method, the required bit width for the convolutional layers is reduced from 16 bits to 10 bits for the ResNet-50 neural network. Since the computation amount of the convolutional layers occupies the most of the entire computation, the bit width reduction in the convolutional layers enables the efficient implementation of the convolutional neural networks.

ASIC에 실장되는 다중 RAM 모듈 테스트를 위한 BIST 회로 생성기의 구현

장종권(Chang Jong Kwon) 한국정보처리학회 1998 정보처리학회논문지 Vol.5 No.6

In this paper we propose a generic BIST builder for the Embedded Multiple RAM module in ASICs. The BIST circuitry is automatically generated according to the specification of the target RAM Modules and the applying test algorithms to them. The BIST is designed using the TOP-DOWN technique and, thus, has the several advantages in the area of the selection of test algorithm, the development of the circuitry, and the reuse of the circuity. In addition, we have modified the existing serial interfacing approach to obtain smaller additional BIST circuitry and higher fault coverage and better BIST sharing of the target RAM Modules in ASICs.

AFCI용 온도보상회로의 ASIC화에 관한 연구

양승국(Seung-Kook Yang),신명호(Myoung-Ho Shin) 한국조명·전기설비학회 2009 한국조명·전기설비학회 학술대회논문집 Vol.2009 No.5월

2002부터 미국에서 전기화재 보호를 위하여 AFCI(Arc Fault Circuit Interrupter)사용이 의무화 되었으면 중성선의 선로저항을 이용하여 아크를 검출하는 방식의 AFCI의 경우 중성선 선로저항의 저항온도계수에 대한 온도보상이 필요하다. 이러한 온도보상회로를 주문형반도체(ASIC)에서 구현하는 방안을 제시학 ARC 신호에 대하여 시뮬레이션하여 전기적 특성 및 온도특성을 검증하였다. In order to protect the electrical fire, AFCI(Arc Fault Cirruit Interrupter) was obligated to adopted in United States of America since 2002. AFCI using by line resistor of neutral trace needs to compensate the resistance variation of the line resistor by temperature variation. In this paper, the ASIC including the temperature compensation circuit is implemented. The successful implementation is verified by showing the effectiveness of an electric and a temperature characteristics for ARC signals by simulation results.

Design of a High Dynamic-Range RF ASIC for Anti-jamming GNSS Receiver

Kim, Heung-Su,Kim, Byeong-Gyun,Moon, Sung-Wook,Kim, Se-Hwan,Jung, Seung Hwan,Kim, Sang Gyun,Eo, Yun Seong The Institute of Positioning 2015 Journal of Positioning, Navigation, and Timing Vol.4 No.3

Global Positioning System (GPS) is used in various fields such as communications systems, transportation systems, e-commerce, power plant systems, and up to various military weapons systems recently. However, GPS receiver is vulnerable to jamming signals as the GPS signals come from the satellites located at approximately 20,000 km above the earth. For this reason, various anti-jamming techniques have been developed for military application systems especially and it is also required for commercial application systems nowadays. In this paper, we proposed a dual-channel Global Navigation Satellite System (GNSS) RF ASIC for digital pre-correlation anti-jam technique. It not only covers all GNSS frequency bands, but is integrated low-gain/attenuation mode in low-noise amplifier (LNA) without influencing in/out matching and 14-bit analogdigital converter (ADC) to have a high dynamic range. With the aid of digital processing, jamming to signal ratio is improved to 77 dB from 42 dB with proposed receiver. RF ASIC for anti-jam is fabricated on a 0.18-μm complementary metal-oxide semiconductor (CMOS) technology and consumes 1.16 W with 2.1 V (low-dropout; LDO) power supply. And the performance is evaluated by a kind of test hardware using the designed RF ASIC.