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Sungchun Jang,Sungwoo Kim,Sang-Hyeok Chu,Gyu-Seob Jeong,Yoonsoo Kim,Deog-Kyoon Jeong IEEE 2015 IEEE Transactions on Circuits and Systems II: Expr Vol. No.
<P>An all-digital phase-locked loop with a bang-bang phase-frequency detector (BBPFD) that tracks the optimum loop gain for minimum jitter is proposed. The autocorrelation of the output of BBPFD indicates whether the bang-bang PLL operates in the nonlinear regime or the random noise regime. An adaptive loop gain controller continuously evaluates the autocorrelation of the BBPFD output and adjusts the loop gain to make the autocorrelation zero. The digital loop filter operates at higher than the reference clock frequency to reduce the loop latency and to mitigate the resolution of the digitally controlled oscillator. The prototype chip has been fabricated in a 65-nm CMOS process. The core consumes 5 mW at 2.5 GHz and exhibits root-mean-square jitter of 1.72 ps.</P>
Taeho Kim,Sungchun Jang,Sungwoo Kim,Sang-Hyeok Chu,Jiheon Park,Deog-Kyoon Jeong IEEE 2014 IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS PART 2 E Vol.61 No.5
<P>This brief describes the design of a four-channel 32-Gb/s serial link transmitter with a current-recycling output driver and an on-chip ac-coupled receiver. The proposed output driver significantly reduces power dissipation in the final stage of the transmitter by reusing the natural current flow through the four-channel outputs. It also eliminates the voltage regulation circuit and the current source circuitry for generating low-swing outputs. Since the four-channel outputs are stacked from the ground to the supply rail with different common-mode output levels, the receiver should include an ac-coupling circuit to establish the desired common-mode voltage level for the receive amplifier in each channel. A long-time constant is realized in the ac-coupling circuit with small on-chip capacitors. The prototype chip has been fabricated in the 65-nm low-power CMOS process, and the transmitter supports an output swing of 300 mV<SUB>pp</SUB>, <SUB>diff</SUB> at a data rate of 8 Gb/s. The four stacked output drivers only consume a total static power of 1.8 mW, and the overall transceiver, including an equalization of 7 dB, exhibits a normalized power dissipation of 2.04 mW/Gb/s.</P>
Sungwoo Kim,Sungchun Jang,Sung-Yong Cho,Min-Seong Choo,Gyu-Seob Jeong,Woorham Bae,Deog-Kyoon Jeong 대한전자공학회 2016 Journal of semiconductor technology and science Vol.16 No.6
An injection-locked ring phase-locked loop (ILRPLL) using a charge-stored complementary switch (CSCS) injection technique is described in this paper. The ILRPLL exhibits a wider lock range compared to other conventional ILRPLLs, owing to the improvement of the injection effect by the proposed CSCS. A frequency calibration loop and a device mismatch calibration loop force the frequency error to be zero to minimize jitter and reference spur. The prototype chip fabricated in 65-nm CMOS technology achieves a 285-fsrms integrated jitter at 3.328 GHz from the reference clock of 52 MHz while consuming 7.16 mW. The figure-of-merit of the ILRPLL is ‒242.4 dB.
Kim, Sungwoo,Jang, Sungchun,Cho, Sung-Yong,Choo, Min-Seong,Jeong, Gyu-Seob,Bae, Woorham,Jeong, Deog-Kyoon The Institute of Electronics and Information Engin 2016 Journal of semiconductor technology and science Vol.16 No.6
An injection-locked ring phase-locked loop (ILRPLL) using a charge-stored complementary switch (CSCS) injection technique is described in this paper. The ILRPLL exhibits a wider lock range compared to other conventional ILRPLLs, owing to the improvement of the injection effect by the proposed CSCS. A frequency calibration loop and a device mismatch calibration loop force the frequency error to be zero to minimize jitter and reference spur. The prototype chip fabricated in 65-nm CMOS technology achieves a $285-fs_{rms}$ integrated jitter at GHz from the reference clock of 52 MHz while consuming 7.16 mW. The figure-of-merit of the ILRPLL is -242.4 dB.
정병선(Byungsun Chung),장성천(Sungchun Jang),김중종(Jungjong Kim),박명수(Myungsoo Park),강명권(Myungkweon Kang) 한국자동차공학회 2011 한국자동차공학회 부문종합 학술대회 Vol.2011 No.5
LPI Injector COMP’L are composed of an injector, an icing tip and an icing tube. This kind of liquid optimized LPI system has a strong point in power generation and emission characteristics by preventing the icing which is a frost of moisture around the nozzle tip as well as the improvement in evaporation nature with the spraying by fuel formation ratio. This paper is made for reducing the prime cost and securing the better icing prevention performance compared to other similar specifications by changing the current material(brass) and its shape which is the reason of high price for icing tip. According tot he experimental results, the contact area of a Manifold and an icing tip is closely related with creation of an icing and shows beneficial to icing when the contact area is the bigger. Also, it was found that the brass was the best material for an icing tip.
태스크 실행 시간을 최적화한 개선된 태스크 중복 스케줄 기법 (pp.649-651)
장세이(Sei-Ie Jang),김성천(Sungchun Kim) 한국정보과학회 1999 한국정보과학회 학술발표논문집 Vol.26 No.1A
최근 응용 프로그램들은 복잡한 데이터로 구성되어 있기 때문에 이를 효율적으로 처리할 수 있는 분산 메모리 기계(Distributed Memory Machine : DMM)의 필요성이 대두되었다. 특히 태스크 스케줄은 태스크 사이의 통신 시간을 최소화하여 응용 프로그램 전체의 실행 시간을 단축시키는 기법으로서, DMM의 성능을 향상시키는 매우 중요한 요소이다. 기존의 태스크 중복 스케줄(Task Duplicated based Scheduling : TDS) 기법은 두개의 태스크 사이에 통신 시간이 많이 소요되는 것들을 하나의 클러스터(cluster)로 스케줄함으로써 통신 시간을 단축하여 실행 시간을 향상시키는 기법이다. 그러나 데이터를 전달하는 태스크와 이 태스크로 데이터를 전달받는 태스크 사이의 통신 시간을 최적화 하지 못하는 단점을 가진다. 따라서 본 논문에서는 이 두 태스크 사이의 통신 시간을 최적화하는 개선된 전달한 태스크들을 클러스터링하기 위해 데이터를 전달받은 태스크에서 최적화 조건을 적용하여 검사한다. 그 결과 태스크 사이의 통신 시간을 단축하여 전체 태스크 실행 시간을 최소화하였다. 또한 시스템의 모델링을 통하여 MTDS 기법이 최상의 경우 TDS 기법보다 태스크 실행 시간을 70% 단축 시켰고 최악의 경우 TDS 기법과 동일한 실행 시간을 얻으므로 제안된 기법이 기존의 기법보다 우수함을 입증하였다.
태스크 실행 시간을 최적화한 개선된 태스크 중복 스케줄 기법 (pp.549-557)
장세이(Sei-Ie Jang),김성천(Sungchun Kim) 한국정보과학회 2000 정보과학회논문지 : 시스템 및 이론 Vol.27 No.6
최근 응용 프로그램들은 복잡한 데이타로 구성되어 있기 때문에 이를 효율적으로 처리할 수 있는 분산 메모리 기계(Distributed Memory Machine : DMM)의 필요성이 대두되었다. 특히 태스크 스케줄은 태스크 사이의 통신 시간을 최소화하여 응용 프로그램 전체의 실행 시간을 단축시키는 기법으로서, DMM의 성능을 향상시키는 매우 중요한 요소이다. 기존의 태스크 중복 스케줄(Task Duplicated based Scheduling : TDS) 기법은 두 개의 태스크 사이에 통신 시간이 많이 소요되는 것들을 하나의 클러스터(cluster)로 스케줄함으로써 통신 시간을 단축하여 실행 시간을 향상시키는 기법이다. 그러나 데이타를 전달하는 태스크와 이 태스크로 데이타를 전달받는 태스크 사이의 통신 시간을 최적화 하지 못하는 단점을 가진다. 따라서 본 논문에서는 이 두 태스크 사이의 최적화에 근접한 통신 시간을 갖는 개선된 중복 스케줄 (Modified Task Duplicated based Scheduling : MTDS) 기법을 제안하였다. 이 기법은 데이타를 전달한 태스크들을 클러스터링하기 위해 데이타를 전달받은 태스크에서 최적화 조건을 적용하여 검사한다. 그 결과 태스크 사이의 통신 시간을 단축하여 전체 태스크 실행 시간을 최소화하였다. 또한 시스템의 모델링을 통하여 MTDS 기법이 최상의 경우 TDS 기법보다 태스크 실행 시간을 70% 단축 시켰고 최악의 경우 TDS 기법과 동일한 실행 시간을 얻으므로 제안된 기법이 기존의 기법보다 우수함을 입증하였다. Distributed Memory Machine(DMM) is necessary for the effective computation of the data which is complicated and very large. Task scheduling is a method that reduces the communication time among tasks to reduce the total execution time of application program and is very important for the improvement of DMM. Task Duplicated based Scheduling(TDS) method improves execution time by reducing communication time of tasks. It uses clustering method which schedules tasks of the large communication time on the same processor. But there is a problem that cannot optimize communication time between task sending data and task receiving data. Hence, this paper proposes a new method which solves the above problem in TDS. Modified Task Duplicated based Scheduling(MTDS) method which can approximately optimize the communication time between task sending data and task receiving data by checking the optimal condition, resulted in the minimization of task execution time by reducing the communication time among tasks. Also system modeling shows that task execution time of MTDS is about 70% faster than that of TDS in the best case and the same as the result of TDS in the worst case. It proves that MTDS method is better than TDS method.
임화경(HwaKyung Rim),장주욱(Juwook Jang),김성천(Sungchun Kim) 한국정보과학회 2001 정보과학회논문지 : 시스템 및 이론 Vol.28 No.11·12
In this paper, we introduce new methods for hiding computation overheads involved in load redistributing for parallel computer of hypercube, mesh and tree topologies. The basic idea is either coalescing some phases of load redistributing to overlap the transfer on different links or dividing each phase into steps to pipeline the transfer of load unit by unit for maximum utilization of links. They proved effective in making links busy transmitting load as soon as possible, hence reducing the computation overheads involved in balancing. Proposed techniques experimented on hypercube, mesh or tree topologies reduce communication overheads by 20% to 50% compared with known methods. 본 논문에서는 병렬컴퓨터의 하이퍼큐브, 메쉬, 트리 위상에서 부하를 재분배할 때 소요되는 계산비용을 줄이기 위한 기법을 제안하였다. 기본 개념은 두가지이다. 첫 번째는 부하를 재분배할 때 각 단계마다 발생하는 idle한 링크를 겹쳐서 사용하여 전송하는 방법이며, 두 번째는 이전의 방법에 파이프라인 형태로 부하의 이동을 수행하여 링크를 최대한 사용함으로써 보다 효과적으로 계산비용을 줄이는 방법이다. 즉, idle한 링크가 가능한 발생하지 못하게 부하의 전송에 링크가 적극 참여하도록 함으로써 계산비용을 은닉하는 방법이다. 실험을 통하여 병렬컴퓨터의 위상(하이퍼큐브, 메쉬, 트리)에 따라 기존의 기법들에 두 방법을 적용한 결과, 기존의 기법보다 최소 20%에서 최대 50% 의 계산비용이 감소됨을 알 수 있었다.