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- 저자 : Kyeongsun Shin (검색결과 3 건)
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구역분할 디스크를 사용하는 멀티미디어 서버에서 새로운 세션 시작에 따른 스케줄링 지연 현상의 최소화
조경선(Kyeongsun Cho),원유집(Youjip Won),신일훈(Ilhoon Shin),고건(Kern Koh) 한국정보과학회 2004 정보과학회논문지 : 시스템 및 이론 Vol.31 No.7·8
디스크의 구역분할기술(zoning technology)은 디스크의 저장용량과 평균 전송 대역폭을 증가시킴으로써, 디스크 서브시스템의 성능을 향상시켰다. 멀티미디어 시스템에서 구역분할 디스크의 성능을 충분히 이용하기 위하여 이중 버퍼링을 하는 SCAN 스케줄링을 사용한다. 하지만, 이 방식은 새로운 스트림의 요청 시에 지터(jitter)를 발생시키는 문제점이 있다. 본 논문에서는 이 문제를 해결하기 위한 선행버퍼링(pre-buffering) 기법을 제안한다. 선행 버퍼링은 디스크 서브시스템의 수학적 모델을 통하여 스트림의 개수에 따른 주기시간과 각 주기시간에 필요한 데이타 양, 그리고 새로운 스트림 요청 시에 발생하는 데이타의 부족분을 예측하고, 예상되는 데이타의 부족분을 각 스트림의 서비스 전에 미리 버퍼링함으로써, 지터를 방지한다. 선행 버퍼링 기법은 멀티미디어 서버에 적용되어 사용자에게 지터 없는 고품질의 서비스를 제공하는 데 기여할 수 있다. Zoning technology of disk improved the performance of disk subsystem with increase of storage capacity and average transfer bandwidth. SCAN disk scheduling with double buffering is used to utilize the performance of zoned disk in multimedia system. However, this method has a problem that generates jitter when the number of steams increases. In this article, we propose the novel approach, pre-buffering policy, to overcome this problem. Pre-buffering avoids jitter by buffering the lack of data before starting service, which is estimated from the current cycle length and the maximum cycle length. We can calculate cycle length, data size needed in each cycle and the possible lack of data caused by the increase of the number of streams using the numerical model of disk subsystem. Pre-buffering can be applied for multimedia systems and contribute to provide clients with high quality service without jitter.
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80 μW/MHz, 850 MHz Fault Tolerant Processor with Fault Monitor Systems
Jinho Han,Youngsu Kwon,Kyeongsun Shin,Hoi-Jun Yoo 대한전자공학회 2017 Journal of semiconductor technology and science Vol.17 No.5
The processor is becoming increasingly susceptible to transient faults with fluctuating voltage, widening operating temperature, and increasing clock frequency. Especially, processor, operating near threshold voltage for a low power, can expose to transient faults with the thin margin of process, voltage, and temperature. This paper presents a fault tolerant processor having on-chip fault monitor systems for processor core and cache, which detects faults and corrects faults, and a fault injector which injects faults for testing. The fault tolerant feature is analyzed by a fault injection and quantitative analysis complying with ISO26262 standard. As a result, the proposed work achieves 80 μW/MHz energy efficiency, 850 MHz maximum frequency, 72% fault trap reduction, and 99.23% single point fault failure rate complying with ISO26262.
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80 µW/MHz, 850 MHz Fault Tolerant Processor with Fault Monitor Systems
Han, Jinho,Kwon, Youngsu,Shin, Kyeongsun,Yoo, Hoi-Jun The Institute of Electronics and Information Engin 2017 Journal of semiconductor technology and science Vol.17 No.5
The processor is becoming increasingly susceptible to transient faults with fluctuating voltage, widening operating temperature, and increasing clock frequency. Especially, processor, operating near threshold voltage for a low power, can expose to transient faults with the thin margin of process, voltage, and temperature. This paper presents a fault tolerant processor having on-chip fault monitor systems for processor core and cache, which detects faults and corrects faults, and a fault injector which injects faults for testing. The fault tolerant feature is analyzed by a fault injection and quantitative analysis complying with ISO26262 standard. As a result, the proposed work achieves $80{\mu}W/MHz$ energy efficiency, 850 MHz maximum frequency, 72% fault trap reduction, and 99.23% single point fault failure rate complying with ISO26262.
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