VCO를 이용한 차지펌프 설계

채용웅,Chai, Yong-Yoong 한국전자통신학회 2011 한국전자통신학회 논문지 Vol.6 No.1

For programming such as writing or erasing of the flash memory, two different kinds of high voltage are required, and the charge pump circuit has been used for this. The charge pump circuit proposed in this paper uses the VCO to adjust the clock frequency in order to match the reference voltage approved from the outside and the charge pump's output. Accordingly, I suggest a circuit that can produce a predictable output, regardless of not only an error by fabrication but also MOSFET's body effect generated in each part of the charge pump. 플래시메모리의 쓰기나 소거 등의 프로그래밍 동작을 위해서는 각기 다른 고전압이 필요하며, 이를 위해서 차지펌프회로가 사용되어 왔다. 본 논문에서 제안되는 차지펌프회로는 VCO를 이용하여 외부에서 인가되는 기준전압과 차지펌프의 출력이 일치하도록 클락 주파수를 조절해줌으로서 공정에 의한 오차뿐만 아니라 차지펌프의 각 단을 구성하는 MOSFET의 바디효과에 관계없이 예측 가능한 출력을 발생하는 회로이다.

아날로그메모리를 이용한 플레쉬 ADC

채용웅,Chai, Yong-Yoong 한국전자통신학회 2011 한국전자통신학회 논문지 Vol.6 No.4

본 논문에서는 일반적인 플레쉬 ADC에서 저항열을 이용하여 기준전압을 생성한 것과는 달리, 부유게이트를 이용하여 기준전압을 생성한다. 제안된 플레쉬 ADC를 포함하는 파이프라인 ADC에서 행위모델 시뮬레이션을 수행했을 때 생성된 상기 플레쉬 ADC를 포함하는 파이프라인 ADC의 SNR은 약 77 dB, 해상도는 12 bit이고, 90 % 이상이 ${\pm}0.5$ LSB 이내의 INL을 보여주고 있으며, INL과 마찬가지로 90 % 이상이 ${\pm}0.5$ LSB 이내의 DNL 결과를 보였다. In this article, reference voltages in a general flash ADC are not obtained from a series of resistors but floating gates. When a behavior model simulation was performed in a pipelined ADC including the suggested flash ADC as a result of an ADC's overall function, it showed results that SNR is approximately 77 dB and resolution is 12 bit. And more than almost 90% showed INL within ${\pm}0.5$ LSB, and like INL, more than 90% showed DNL within ${\pm}0.5$ LSB.

승자전취 메커니즘 방식의 아날로그 연상메모리

채용웅,Chai, Yong-Yoong 한국전자통신학회 2013 한국전자통신학회 논문지 Vol.8 No.1

We have developed an analog associative memory implemented with an analog array which has linear writing and erasing characteristics. The associative memory adopts a winner-take-all strategy. The operation for reading in the memory is executed with an absolute differencing circuit and a winner-take-all (WTA) circuit suitable for a nearest-match function of a content-addressable memory. We also present a system architecture that enables highly-paralleled fast writing and quick readout as well as high integration density. A multiple memory cell configuration is also presented for achieving higher integration density, quick readout, and fast writing. The system technology presented here is ideal for a real time recognition system. We simulate the function of the mechanism by menas of Hspice with $1.2{\mu}$ double poly CMOS parameters of MOSIS fabrication process. 선형적인 읽기와 쓰기 특성을 가지고 있는 승자전취메커니즘 방식의 아날로그 메모리를 구현하였다. 메모리의 읽기 동작은 연상메모리의 최적 함수 선택을 위하여 절대값 회로와 승자전취메커니즘 회로가 이용된다. 본 연구에서는 병렬의 고속 쓰기와 읽기 동작뿐만 아니라 고집적을 가능하게 하는 시스템 구성이 실현된다. 복수의 메모리 셀의 구현이 더 높은 집적도와 고속의 쓰기 읽기를 위하여 구현된다. 실시간 인식을 위하여 본 연구에서 사용된 함수는 이상적이며 메커니즘의 시뮬레이션을 위하여 MOSIS의 $1.2{\mu}$ 더블폴리 CMOS 공정 파라미터를 사용하였다.

고속 ADC 회로를 위한 100 MS/s의 샘플링의 SHA 설계

채용웅,Chai, Yong-Yoong 한국전자통신학회 2012 한국전자통신학회 논문지 Vol.7 No.2

본 논문에서는 고속 ADC의 앞단에서 사용하기 위한 1 $V_{pp}$의 입력 신호 범위에서 12 Bit의 해상도를 갖고 100 MS/s의 샘플링 속도에서 동작하는 SHA를 설계하였다. 제안된 시스템은 입력 주파수가 5 MHz, 샘플링 주파수 100 MHz 일 때 SFDR(Spurious Free Dynamic Range)가 약 66.3 dB로 해상도가 떨어졌으나 feedthrough를 제거한 회로는 SFDR이 약 73 dB로 12 bit 해상도를 갖는다. In this article, we have designed SHA, which has 12 Bit resolution at an input signal range of 1 $V_{pp}$ and operates at a sampling speed of 100 MS/s in order to use at front of high speed ADC. SFDR(Spurious Free Dynamic Range) of the proposed system drops to approximately 66.3 dB resolution when the input frequency is 5 MHz, and the sampling frequency is 100 MHz, however, the circuit without a feedthrough has 12 bit resolution with approximately 73 dB.

부유게이트에 지역전계강화 효과를 이용한 아날로그 어레이 설계

채용웅,Chai, Yong-Yoong 한국전자통신학회 2013 한국전자통신학회 논문지 Vol.8 No.8

1.2 더블 폴리 부유게이트 트랜지스터로 구성된 아날로그 메모리가 CMOS 표준공정에서 제작되었다. 효율적인 프로그래밍을 위해 일반적인 아날로그 메모리에서 사용되었던 불필요한 초기 소거 동작을 제거하였으며 프로그래밍과 읽기의 경로를 동일하게 가져감으로서 읽기 동작 시에 발생하는 증폭기의 DC 오프셋 문제를 근본적으로 제거하였다. 어레이의 구성에서 특정 셀을 주변의 다른 셀들로부터 격리시키는 패스 트랜지스터 대신에 Vmid라는 별도의 전압을 사용하였다. 실험 결과 아날로그 메모리가 디지털 메모리의 6비트에 해당하는 정밀도를 보였으며 프로그래밍 시에 선택되지 않은 주변의 셀들에 간섭 효과가 없는 것으로 확인되었다. 마지막으로, 아날로그 어레이를 구성하는 셀은 특이한 모양의 인젝터 구조를 가지고 있으며, 이것은 아날로그 메모리가 특별한 공정 없이도 트랜지스터의 breakdown 전압 아래에서 프로그래밍 되도록 하였다. An analog array with a 1.2 double poly floating gate transistor has been developed with a standard CMOS fabrication process. The programming of each cell by means of an efficient control circuit eliminates the unnecessary erasing operation which has been widely used in conventional analog memories. It is seen that the path of the signal for both the programming and the reading is almost exactly the same since just one comparator supports both operations. It helps to eliminate the effects of the amplifier input-offset voltage problem on the output voltage for the read operation. In the array, there is no pass transistor isolating a cell of interest from the adjacent cells in the array. Instead of the extra transistors, one extra bias voltage, Vmid, is employed. The experimental results from the memory shows that the resolution of the memory is equivalent to the information content of at least six digital cells. Programming/erasing of each cell is achieved with no detectable disturbance of adjacent cells. Finally, the unique shape of the injector structure in a EEPROM is adopted as a cell of analog array. It reduces the programming voltage below the transistor breakdown voltage without any special fabrication process.

압력측정용 A/D변환기의 OPAMP 개발

채용웅,Chai, Yong-Yoong 한국전자통신학회 2010 한국전자통신학회 논문지 Vol.5 No.4

자동차의 와이퍼 브레이드 성능은 자동차 안전성 확보에 크게 기여한다. 유리면에 접착된 먼지나 이물질 등을 제거하는 기능을 확보하기 위해 와이퍼 브레이드는 닦임성, 내구력, 내열 저온 내오존성 내화학성이 높아야 할 뿐만 아니라 소음이 적어야 한다. 이와 같이 와이퍼의 기능 개선을 위해서는 와이퍼의 성능을 평가하고 분석할 수 있는 시스템 장비가 필수적이다. 본 논문에서는 자동차의 와이퍼 누름압을 측정하는 시스템의 개발을 위해 누름압 센서에서 출력되는 신호를 받아 퍼스널 컴퓨터에 전달하는 아날로그 디지털 변환기를 설계하고자 한다. 설계한 ADC는 빠른 동작 속도를 얻으면서 전체 시스템의 면적 및 전력소모를 최적화하는 구조인 파이프라인 ADC이다. The efficiency of the car's wiper blade has a great contribution to the guarantee of security. To guarantee the wiper blade's ability of getting rid of dust sticking on the glass surface, the qualities of lubricant, durability, heat resistant, low temperature, ozone resistant, chemical resistant must be good as well as it being noiseless. Like this, in order to improve the wiper's skills, it is essential to have a system that is able to assess and analyse the properties of the wiper. In this paper, to create a system that measures the car's wiper pressure, an analog/digital converter (ADC) that receives signals generated from the pressure sensor and transmits it to a personal computer is proposed. The designed ADC is one of the pipeline ADCs that can obtain fast movement rate and also a structure that can optimize the entire system's area as well as the consumption of strength.

프로그램 가능한 다출력 아답타 개발

채용웅,도왕록,Chai, Yong-Yoong,Do, Wang-Lok 한국전자통신학회 2015 한국전자통신학회 논문지 Vol.10 No.6

기존의 아답타는 단일 출력을 기본으로 하지만 최근의 산업현장에서는 다출력 아답타에 대한 수요가 증가하고 있다. 이에 따라 다출력 아답타에 대한 수요를 충족시키기 위해 프로그램 가능한 고효율의 다출력 아답타를 개발하였다. 개발한 아답타의 기본구조는 플라이백 형태이다. 본 연구에서 제안되는 아답타에서 레퍼런스 전압을 생성하는 방식은 일반적인 플라이백 컨버터에서와 같이 TL431을 사용하였다. 그러나 프로그램 가능한 다수의 출력값을 가변하기 위해 제안되는 아답타는 디지털 가변저항인 AD5246BKSZ10-RL7과 마이크로컨트롤러를 사용하였다. 디지털 가변저항은 마이크로컨트롤러의 명령에 따라 TL431의 레퍼런스 전압을 변경시켜 아답타의 출력을 가변시킨다. 개발된 아답타는 사용자에 의해 20V까지 가변가능하며 전력변환 효율은 85% 이다. A previous adapter have a single-ouput, however, a demand of a multi-output adapter increase in the recent industrial site. In order to satisfy the demand, in this research, we implement a programmable high efficiency multi-output adapter. The basic structure of the adapter introduced in this paper is a sort of flyback. The way for producing the reference voltage of the adapter proposed is similar to the way in the general flyback implemented with TL431. In addition to the basic concept of the design, however, we introduce a digital variable resistor, AD5246BKSZ10-RL7 and a microcontroller for changing a programmable multi-output. It makes output be variable that the digital variable resistor change the reference voltage of the adapter by order of the microcontroller. The adapter output voltage is controllable in the range of 20V by the user, and the power efficiency is proven to be 85%.

아날로그 메모리를 이용한 DC-DC컨버터 제어기 설계

채용웅,도왕록,Chai, Yong-Yoong,Do, Wang-Lok 한국전자통신학회 2015 한국전자통신학회 논문지 Vol.10 No.3

본 연구에서는 아날로그 메모리를 이용한 DC-DC 컨버터 제어기를 설계하였다. 이 방식은 기존의 폐루프 방식의 컨버터 제어기가 안고 있는 안정도 문제를 근본적으로 해결하는데 기여하게 될 것이다. 본 연구에서 아날로그 메모리는 컨버터의 출력과 이에 대응되는 최적의 시비율 판단을 위한 연상메모리를 구현하는데 이용된다. 메모리의 읽기 동작은 연상메모리의 최적 함수 선택을 위하여 절대값 회로와 승자전취 메커니즘 회로가 사용되며, 병렬의 고속 쓰기와 읽기 동작뿐만 아니라 고집적을 가능하게 하는 시스템 구성이 제안된다. This research presents a DC-DC converter controller implemented with an analog memory. The structure of the converter will contribute to solve the stability problem unavoidable in a conventional closed loop converter. The analog memory will be used for realizing CAM(Contents Addressable Memory) which contains the output of the converter and the relevant duty ratio, respectively. The operation for reading in the memory is executed with an absolute differencing circuit and a WTA(Winner-Take-All) circuit suitable for a nearest-match function of the CAM. We also present a system architecture that enables highly-paralleled fast writing and quick readout as well as high integration density.

$0.35{\mu}m$ 표준 CMOS 공정에서 제작된 저전력 다중 발진기

채용웅,윤광열,Chai Yong-Yoong,Yoon Kwang-Yeol 대한전기학회 2006 전기학회논문지C Vol.55 No.8

An accurate constant output voltage provided by the analog memory cell may be used by the low power oscillator to generate an accurate low frequency output signal. This accurate low frequency output signal may be used to maintain long-term timing accuracy in host devices during sleep modes of operation when an external crystal is not available to provide a clock signal. Further, incorporation of the analog memory cell in the low power oscillator is fully implementable in a 0.35um Samsung standard CMOS process. Therefore, the analog memory cell incorporated into the low power oscillator avoids the previous problems in a oscillator by providing a temperature-stable, low power consumption, size-efficient method for generating an accurate reference clock signal that can be used to support long sleep mode operation.

측면산화 프리크리닝의 최소화를 통한 DRAM의 데이터 유지시간 개선

채용웅,윤광렬,Chai, Yong-Yoong,Yoon, Kwang-Yeol 한국전자통신학회 2012 한국전자통신학회 논문지 Vol.7 No.4

SC1(Standard Cleaning) 시간을 줄여 STI 측벽에서의 실리콘 손실 및 과도절개를 최소화하여 DRAM에서의 데이터 유지시간을 증가시키는 방법을 제안한다. SC1 시간 최적화를 통해 STI 상층 모서리부에서의 기생 전기장을 약화시킴으로서 Inverse Narrow Width 효과를 감소시키면 셀 트랜지스터의 Subthreshold 누설의 증가없이 채널 도핑농도가 감소하게 된다. 이것은 셀 접합에서 P-Well간 공핍 영역에서의 전기장을 최소화하여 일드나 데이터 유지시간의 증가를 보여 주었다. This paper proposes a DRAM data retention time enhancement method that minimizes silicon loss and undercut at STI sidewall by reducing the SC1 (Standard Cleaning) time. SC1 time optimization debilitates the parasitic electric field in STI's top corner, which reduces an inverse narrow width effect to result in reduction of channel doping density without increasing the subthreshold leakage of cell Tr. Moreover, it minimizes the electric field in depletion area from cell junction to P-well, increasing yield or data retention time.