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MIMO 시스템을 위한 다채널 FFT 프로세서의 설계 및 구현
정용철 ( Yongchul Jung ),조재찬 ( Jaechan Cho ),정윤호 ( Yunho Jung ) 한국항행학회 2017 韓國航行學會論文誌 Vol.21 No.6
본 논문에서는 MIMO(multiple input multiple output) 시스템을 위한 저복잡도 FFT(fast Fourier transform) 프로세서의 설계 및 구현 결과를 제시하였다. 무선랜을 이용한 다양한 멀티미디어 서비스 등을 이용하기 위해 높은 채널 용량과 Gbps급 전송이 가능한 시스템에 대한 요구와 함께 IEEE 802.11ac 규격이 채택되었다. MIMO-OFDM (orthogonal frequency duplex multiplexing) 기술을 사용하는 IEEE 802.11ac 규격의 무선랜 시스템은 최대 8개의 안테나 구성 및 20-160 MHz 대역폭을 지원해야한다. 따라서, 제안된 FFT 프로세서는 8채널 64, 128, 256, 512 point 가변길이를 지원한다. 또한, 비단순 승산기의 수를 감소시키기 위해서 MRMDC(mixed-radix multipath delay commutator) 구조를 적용하였고, 이로 인해 제안된 FFT 프로세서는 기존 FFT 프로세서에 비해 현저히 낮은 복잡도로 구현 가능하다. 구현 결과, 제안된 FFT processor는 기존 방식인 radix-2 SDF 구조 대비 gate count가 50 % 감소 가능하였고, 8 채널 MR-2/2/2/4/2/4/2 MDC 구조와 8채널 MR-2/2/2/8/8 MDC 구조 대비 logic gate 수를 각각 18 %와 17 % 감소 가능함이 확인되었다. In this paper, a low complexity fast Fourier transform(FFT) processor is proposed for multiple input multiple output(MIMO) systems. The IEEE 802.11ac standard has been adopted along with the demand for a system capable of high channel capacity and Gbps transmission in order to utilize various multimedia services using a wireless LAN. The proposed scalable FFT processor can support the variable length of 64, 128, 256, and 512 for 8x8 antenna configuration as specified in IEEE 802.11ac standard with MIMO-OFDM scheme. By reducing the required number of non-trivial multipliers with mixed-radix(MR) and multipath delay commutator(MDC) architecture, the complexity of the proposed FFT processor was dramatically decreased. Implementation results show that the proposed FFT processor can reduced the logic gate count by 50%, compared with the radix-2 SDF FFT processor. Also, compared with the 8-channel MR-2/2/2/4/2/4/2 MDC processor and 8-channel MR-2/2/2/8/8 MDC processor, it is shown that the gate count is reduced by 18% and 17% respectively.
레이다 응용을 위한 이중 완전 셔플 네트워크 기반 Scalable FFT 프로세서
김건호 ( Geonho Kim ),허진무 ( Jinmoo Heo ),정용철 ( Yongchul Jung ),정윤호 ( Yunho Jung ) 한국항행학회 2018 韓國航行學會論文誌 Vol.22 No.5
레이다 시스템의 경우, 타겟의 거리와 속도를 추출하기 위해 FFT (fast Fourier transform) 연산이 필수적으로 요구되며, 실시간 구현을 위해 고속으로 동작하는 FFT 프로세서의 설계가 필요하다. 고속 FFT 프로세서를 위한 하드웨어 구조로 완전 셔플 네트워크(perfect shuffle network) 구조가 적합하며, 특히 초고속 연산을 위해 radix-4 기반의 이중 완전 셔플 네트워크 (twice perfect shuffle network) 구조가 가장 적절하고 볼 수 있다. 더불어, 다양한 속도 해상도를 요구하는 레이다 응용을 고려할 때, FFT 프로세서는 가변길이 FFT 연산을 지원할 필요가 있다. 이에 본 논문에서는 8~1024 포인트의 가변 길이 연산을 지원하는 이중 완전 셔플 네트워크 기반의 FFT 알고리즘을 제안하였으며, 이의 하드웨어 구조 설계 및 구현 결과를 제시한다. 제안된 FFT 프로세서는 HDL (hardware description language)을 활용하여 RTL (register transfer level) 설계가 수행되었으며, 0.65 μm CMOS 공정을 활용하여 논리 합성한 결과, 총 3,293K개의 논리 게이트로 구현 가능함을 확인 할 수 있었다. In radar systems, fast Fourier transform (FFT) operation is necessary to obtain the range and velocity of target, and the design of an FFT processor which operates at high speed is required for real-time implementation. The perfect shuffle network is suitable for high-speed FFT processor. In particular, twice perfect shuffle network based on radix-4 is preferred for very high-speed FFT processor. Moreover, radar systems that requires various velocity resolution should support scalable FFT points. In this paper, we propose a 8~1024-point scalable FFT processor based on twice perfect shuffle network algorithm and present hardware design and implementation results. The proposed FFT processor was designed using hardware description language (HDL) and synthesized to gate-level circuits using 0.65μm CMOS process. It is confirmed that the proposed processor includes logic gates of 3,293K.
드론 고도 측정용 FMCW 레이다 신호처리 프로세서 설계 및 구현
임의빈 ( Euibeen Lim ),진소라 ( Sora Jin ),정용철 ( Yongchul Jung ),정윤호 ( Yunho Jung ) 한국항행학회 2017 韓國航行學會論文誌 Vol.21 No.6
드론 또는 무인기의 정밀 자세제어를 위해서는 정확한 고도계가 필수적이며, 지상으로부터의 고도측정 정확도로 인해 레이다 고도계가 일반적으로 사용된다. 크기, 무게 및 전력소모 등에 제한으로 인해, 드론에 장착 가능한 레이다 고도계는 PD (pulse Doppler) 방식에 비해 낮은 복잡도를 갖는 FMCW (frequency modulated continuous wave) 방식이 적절하며, 특히, 짧은 송신시간으로 인해 드론 자체 움직임 (ego-motion)에 대응 가능한 fast-ramp FMCW 레이다가 보편적으로 활용된다. 이에, 본 논문에서는 fast-ramp FMCW 레이다 시스템을 위한 드론 고도 측정용 레이다 신호처리 프로세서 (RSP; radar signal processor)의 설계 및 구현 결과를 제시한다. 설계된 RSP는 Verilog-HDL을 이용하여 RTL 설계 후, Altera Cyclone-IV FPGA device를 활용하여 구현 및 검증 되었다. 구현 결과, 총 27,523의 logic elements, 15,798개의 register, 138 Kbits의 memory로 구현 가능하며, 50MHz의 동작주파수로 100Hz의 실시간 고도측정이 가능함이 확인되었다. Accurate altimetry is required for the reliable flight control of drones or unmanned air vehicles (UAVs), and the radar altimeter is commonly used owing to its accuracy for the ground level. Due to the limitation for size, weight and power consumption, the frequency modulated continuous wave (FMCW) radar is appropriate for drone because it has lower complexity than that of pulse Doppler (PD) radar. Especially, fast-ramp FMCW radar, which transmits linear FM signal during very short period, is generally utilized, because it is robust for the ego-motion of drone. Therefore, we present the design and implementation results of the radar signal processor (RSP) for fast-ramp FMCW radar system. The proposed RSP was designed with Verilog-HDL and implemented with Altera Cyclone-IV FPGA device. Implementation results show that the proposed RSP includes 27,523 logic elements, 15,798 registers and memory of 138Kbits and can measure the altimeter at the rate of 100Hz with the operating frequency of 50MHz.