http://chineseinput.net/에서 pinyin(병음)방식으로 중국어를 변환할 수 있습니다.
변환된 중국어를 복사하여 사용하시면 됩니다.
- 中文 을 입력하시려면 zhongwen을 입력하시고 space를누르시면됩니다.
- 北京 을 입력하시려면 beijing을 입력하시고 space를 누르시면 됩니다.
RISS 인기검색어
- 검색키워드
- 저자 : 윤석인 (검색결과 182 건)
- 무료
- 기관 내 무료
- 유료
-
-
-
-
-
DRAM 셀 구조의 셀 캐패시턴스 및 기생 캐패시턴스 추출 연구
윤석인,권오섭,원태영,Yoon, Suk-In,Kwon, Oh-Seob,Won, Tae-Young 대한전자공학회 2000 電子工學會論文誌-SD (Semiconductor and devices) Vol.37 No.7
본 논문에서는 DRAM 셀 내의 셀 캐패시턴스 및 기생 캐패시턴스를 수치 해석적으로 계한하여 추출하는 방법과 그 적용 예를 보고한다. 셀 캐패시턴스 및 기생 캐패시턴스를 계산하기 위하여 유한요소법을 적용하였다. 시뮬레이션의 구조를 정의하기 우하여, 마스크 레이아웃 데이터 및 공정 레시피를 이용한 토포그래피 시뮬레이션을 수행하고, 토포그래피 시뮬레이션을 통해 DRAM 셀 구조를 생성하기 위해 필요한 데이터를 얻었다. 이를 기반으로 하여, 마스크 데이터 기반의 3차원 솔리드 모델링 방법을 적용하여 시뮬레이션 구조를 생성하였다. 시뮬레이션에 사용된 구조는 $2.25{\times}175{\times}3.45{\mu}m^3$ 크기이며, 4개의 셀 캐패시터를 갖는다. 또한 70,078개의 노드와 395,064개의 사면체로 구성되었다. 시뮬레이션을 위해 ULTRA SPARC 10 웨크스테이션에서 약 25분의 CPU 시간을 소요하였으며, 약 201메가바이트의 메모리를 사용하였다. 시뮬레이션을 통하여 계산된 셀 캐패시턴스는 셀당 24fF이며, DRAM 셀 내에서 가장 주요한 기생 캐패시턴스 성분을 규명하였다. This paper reports a methodology and its application for extracting cell capacitances and parasitic capacitances in a stacked DRAM cell structure by a numerical technique. To calculate the cell and parasitic capacitances, we employed finite element method (FEM), The three-dimensional DRAM cell structure is generated by solid modeling based on two-dimensional mask layout and transfer data. To obtain transfer data for generating three-dimensional simulation structure, topography simulation is performed. In this calculation, an exemplary structure comprising 4 cell capacitors with a dimension of $2.25{\times}1.75{\times}3.45{\mu}m^3$, 70,078 nodes with 395,064 tetrahedra were used in ULTRA SPARC 10 workstation. The total CPU time for the simulation was about 25 minutes, while the memory size of 201MB was required. The calculated cell capacitance is 24.34fF per cell, and the influential parasitic capacitances in a stacked DRAM cell are investigated.
-
짧은 마음챙김 유도가 위협에 대한 주의편향에 미치는 효과: 자극제시시간에 따른 차이
윤석인,김완석 한국건강심리학회 2019 한국심리학회지 건강 Vol.24 No.2
The objective of this study was to investigate the effect of brief mindfulness induction on time-course of attention to threat seen by anxious people. To do this, participants were randomly assigned to one of two groups (mindfulness, control), and performed dot-probe task after completing a brief treatment session. Considering the time-course of attention, the stimulus-presentation time of dot-probe task was adjusted to 450ms and 1250ms, and the performance of the top 50 percent participants with high level of trait anxiety was used for the analysis of results. As a result of between-group comparison, control group was found to pay more attention to the threat than mindfulness group regardless of the stimulus-presentation time. Examining the qualitative change patterns of attention bias in groups showed that control group had an attentional bias toward the threat when the stimulus was presented shortly (450 ms), but had no bias when the stimulus was long (1250 ms). On the other hand, mindfulness group showed no bias of attention regardless of the stimulus-presentation time. These results verified vigilance-avoidance hypothesis and brief mindfulness induction reduced attentional bias. Finally, limitations of this study and implications for future research were discussed. 본 연구의 목적은 불안한 사람들의 위협에 대한 주의-시간과정에 미치는 짧은 마음챙김 유도의 효과를 알아보는 것이다. 이를 위해 본 연구에서는 참가자들을 두 개의 집단(마음챙김, 통제) 중 한 집단에 무선할당 하였으며, 각 집단에 배정된 참가자들은 간단한 처치를 마치고 난 후에 탐침탐사과제를 실시하였다. 주의의 시간과정을 고려하여 탐침탐사과제의 자극제시시간을 450ms와 1250ms로 조정하였으며, 각 집단 별로 특질불안 수준이 높은 상위 50퍼센트 참가자들의 수행을 결과 분석에 사용하였다. 집단 간 비교 결과, 자극제시시간에 관계없이 통제집단은 마음챙김 집단보다 위협에 더 많은 주의를 기울인다는 것을 확인하였다. 집단 별 주의편향의 질적인 변화양상을 구체적으로 살펴본 결과, 통제집단은 자극이 짧게 제시되는 경우에는(450ms) 위협에 대한 경계편향을 보인 반면, 자극이 길게 제시되는 경우에는(1250ms) 주의편향을 보이지 않았다. 한편, 마음챙김 집단은 자극제시시간에 관계없이 주의편향을 보이지 않았다. 이 결과들은 기존의 경계-회피가설을 지지하는 동시에, 짧은 마음챙김 유도가 주의편향을 감소시킨다는 것을 보여준다. 마지막으로 본 연구의 한계점과 후속 연구를 위한 제언이 논의되었다.
-
尹錫仁,원태영 대한전자공학회 2002 電子工學會論文誌-SD (Semiconductor and devices) Vol.39 No.7
This paper presents a methodology and application for extracting parasitic inductances in a multi-level interconnect semiconductor structure by a numerical technique. In order to calculate the parasitic inductances, the distrubution of electric potential and current density in the metal lines are calculated by finite element method (FEM). Thereafter, the magneto-static energy caused by the current density in metal lines was calculated. The result of simulation is compared with the result of Grover equation about analytic simple structures, and 4 bit ROM array with a dimension of 13.0×10.25×8.25㎛3 was simulated to extract the parasitic inductnaces. In this calculation, 6,358 nodes with 31,941 tetrahedra were used in ULTRA 10 workstation. The total CPU time for the simulation was about 150 seconds, while the memory size of 20 MB was required. 본 논문에서는 반도체 집적 회로의 다층 배선 인터커넥트 사이의 기생 인덕턴스를 수치 해석적으로 계산하여 추출하는 방법과 그 적용 예를 보고한다. 기생 인덕턴스를 추출하기 위하여, 3차원 다층배선 구조물에 대해 유한요소법을 이용하여 다층 배선내에서의 전위 분포 및 전류 밀도를 계산하고, 계산된 전류 밀도로부터 자계 에너지를 계산하여 상호 인덕턴스 및 셀프 인덕턴스를 계산하였다. 시뮬레이션 결과의 정확도를 검증하기 위하여 해석적 방법으로 해석이 가능한 간단한 구조에 대하여 시뮬레이션을 수행하여 결과를 비교하였으며, 또다른 응용으로, 13×10.25×8.25 ㎛3 크기의 4비트 롬 구조에 대하여 시뮬레이션을 수행하였다. 3차원 4비트 롬 구조물의 기생 인덕턴스 추출을 위해서, 유한요소법 적용을 위한 6,358개의 노드와 31,941개의 사면체 메쉬를 생성하였으며, ULTRA 10 워크스테이션에 대해서 소요된 CPU 시간은 약 2분 30초이었으며, 20 메가바이트의 메모리를 사용하였다.
-
-
-
연관 검색어 추천
이 검색어로 많이 본 자료
활용도 높은 자료
