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- 저자 : 유영갑 ( S . K . Han (검색결과 7 건)
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한선경,유영갑 ( S . K . Han,Y . You ) 충북대학교 산업과학기술연구소 1990 산업과학기술연구 논문집 Vol.4 No.2
Abstract_Roman The fast modular multiplication algorithm for RSA-type public key crypto- graphy is revised and verifical to eliminate errors in partial comparisons of the modular value and intermediate product values Continuous 4-bit wise comparisons ar
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DS/CDMA시스템에서 역방향 링크 동기식 전송 기법의 성능과 핸드오버 영향을 고려한 성능 분석
안병철,황선한,홍인기,조경록,유영갑,An, Byeong-Cheol,Hwang, Seon-Han,Hong, In-Gi,Jo, Gyeong-Rok,Yu, Yeong-Gap 대한전자공학회 2000 電子工學會論文誌-TC (Telecommunications) Vol.37 No.2
DS-CDMA시스템은 다중 접속 간섭(Multiple Access Interference; MAI)에 의해 주로 성능이 좌우된다 특히 이동국들사이의 직교성 부재로 순방향 링크보다는 역방향 링크에서 간섭의 영향이 커진다. 따라서 본 논문에서는 역방향 링크에서 성능열화의 주 원인인 사용자간 간섭을 각 채널간 수신 동기를 확보하여 직교성을 유지함으로써 역방향 링크 성능을 향상시키는 방안을 제시하며, 역방향 링크 동기가 성립되지 않은 경우와 비교분석 하였다. 또한 본 논문에서는 역방향 동기 기법에서 간과하기 쉬운 핸드오버 영역에 존재하는 이동국(Mobile Station; MS)들까지를 고려하여 성능을 재 분석하였다. 즉 특정 이동국이 원천 기지국(Serving Base Station, Serving BS)에서 대상 기지국(Target Base Station; Target BS)으로 핸드오버 중이라고 가정할 때, 이 이동국은 원천 기지국(Serving BS)에 역방향 동기를 유지하고 있는 상태이므로 대상 기지국(Target BS)과는 역방향 동기가 성립되지 않는다. 이에 본 논문에서는 핸드오버 영역 이동국들의 영향을 고려하여 역방향 동기 기법을 재 고찰하였으며, 역방향 동기 기법을 적용하는데 있어서의 핸드오버의 영향을 시뮬레이션을 통해 정량적으로 제시하였다. 마지막으로 핸드오버 영역 이동국들로부터의 간섭으로 인해 역방향 링크 전체 용량이 감소됨에 대한 해결책의 하나로 최근 구현 고려 대상인 간섭 제거방식을 부분적으로 도입하는 방안을 제시하였으며, 성능을 시뮬레이션을 통해 제시하고 검토하였다. It is known that the performance of a DS-CDMA system mainly depends on Multiple Access Interference(MAI). The effect of MAI in a reverse link is larger than that of a forward link because of the absence of orthogonality among mobile stations. In this paper we investigate the effect of synchronous transmission in the reverse link, which is compared to the performance of asynchronous transmission in the reverse link. In addition, we consider the effect of interference from Mobile Stations(MSs) in a hand-over region. That is, if we assume that a MS is moving from a serving base station(sowing BS) to a target base station(target BS), the signal of the MS is not orthogonal with the signals of all other MSs within the target BS because the MS is only synchronized with the serving BS. Finally we suggest an interference cancellation scheme to reduce the interference from MSs in the region of hand-over, which can be one of solutions for the capacity degradation due to interference from the MSs in the hand-over region in reverse link synchronous transmission.
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한세환(Se-hwan Han),유영갑(Young-gap You),조태원(Tae-won Cho) 大韓電子工學會 2010 電子工學會論文誌-SD (Semiconductor and devices) Vol.47 No.11
메모리칩의 제조 과정에서 발생하는 불량 칩 중 한 두개 비트의 결함이 있는 여러 개의 칩들을 모아서 정상 동작하는 메모리 시스템을 구성하는 방법을 제시한다. 여기에서 제시하는 메모리 시스템은 여러 개의 결함 있는 메모리칩을 겹쳐 쌓은 3차원 다층 구조를 가진다. 이들 칩 간의 신호 선은 through silicon via (TSV)를 통하여 연결한다. 각 칩의 결함이 있는 메모리 셀이 포함된 구역이 칩 마다 서로 다르도록 칩을 분류하여 선택한다. 이 메모리들의 결함이 없는 셀 구역만을 모아 조합하여 전체가 결함이 없는 메모리 시스템이 되도록 한다. 독립적인 주소지정 가능한 n 개의 storage block을 가진 메모리 각각에 k 개의 결함 있는 storage block이 있는 경우 k+1 개의 여유 칩이 조합되어야 한다. This paper presents a method for constructing a memory system using defective memory chips comprising faulty storage blocks. The three-dimensional memory system introduced here employs a die-stacked structure of faulty memory chips. Signals lines passing through the through-silicon-vias (TSVs) connect chips in the defect tolerant structure. Defective chips are classified into several groups each group comprising defective chips having faulty blocks at the same location. A defect tolerant memory system is constructed using chips from different groups. Defect-free storage blocks from spare chips replace faulty blocks using additional routing circuitry. The number of spare chips for defect tolerance is s=「( k × n ) / ( m ? k )」to make a system defect tolerant for (n+s) chips with k faulty blocks among m independently addressable blocks.
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윤연상,류광현,김용대,한선경,유영갑,Yun Yeon sang,Ryoo Kwang hyun,Kim Yong dae,Han Seon kyoung,You Young gap 한국통신학회 2005 韓國通信學會論文誌 Vol.30 No.3a
An on-chip debugging unit is proposed aiming performance enhancement of JTAG-based SoC systems. The proposed unit comprises a JTAG module and a core breaker. The IEEE 1149.1 standard has been modified and applied to the new JTAG module. The proposed unit eliminates redundant clock cycles included in the TAP command execution stage. TAP execution commands are repeatedly issued to perform debugging of complicated SoC systems. Simulation on the proposed unit shows some 14% performance enhancement and 50% gate count reduction compared to the conventional ones. JTAG 기반 SoC의 디버깅 성능향상을 위한 온 칩 디버깅 유닛(On-chip debugging unit)을 제안하였다. 제안된 디버깅 유닛은 JTAG 모듈, 코어브레이커로 구성된다. JTAG 모듈은 기존의 IEEE 1149.1 표준을 변형하여 효율적으로 설계하였다. SoC 시스템의 집적도가 높아질수록 1회의 디버깅 사이클을 실행하기 위한 반복적인 TAP 명령의 인가가 예상된다. 제안된 디버깅 유닛이 TAP 명령 인가과정의 불필요한 클럭 소모를 최소화하였다. 성능분석 결과 기존의 방식과 비교하여 14% 정도의 디버깅 성능의 증가를 보였고 TAP 컨트롤러 회로의 게이트 수는 50% 정도 감소하였다.
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윤연상(Yeonsang Yun),조광두(Kwangdoo Jo),김용대(Yongdae Kim),한선경(Seonkyoung Han),유영갑(Younggap You) 한국정보보호학회 2005 정보보호학회논문지 Vol.15 No.5
본 논문은 AES 암호프로세서의 성능분석모델을 제안하였다. 제안된 모델은 M/M/1 큐잉 모델을 기반으로 포아송분포를 트래픽 입력으로 가정하였다. 모델을 이용한 성능분석결과11kbyte 패킷입력에서 AES 암호화 10라운드를 1클록에 처리하게끔 설계된 파이프라인 구조가 10클록에 처리되는 비-파이프라인 구조에 비하여 4.0% 정도의 성능향상만을 확인하였다. FPGA상에서 AES 암호프로세서를 구현한 결과 파이프라인 구조는 비-파이프라인 구조와 비교하여 게이트 수는 3.5배 크게 소요되었으나 성능은 3.5%의 증가만을 나타내었다. 제안된 모델은 네트워크 컴퓨터에 사용될 AES 암호프로세서 설계 시, 최적의 가격대성능비를 갖는 구조를 제시할 수 있을 것으로 기대된다. This paper presents a performance analysis model based on an M/M/1 queue and Poisson distribution of input data traffic The simulation on a pipelined AES system with processing rate of 10 rounds per clock shows 4.0% higher performance than a non-pipelined version consumong 10 clocks per transaction. Physical implementation of pipelined AES with FPGA takes 3.5 times bigger gate count than the non-pipelined version whereas the pipelined version yields only 3.5% performance enhancement. The proposed analysis model can be used to optimize cost-performance of AES hardware designs.
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윤연상(Yeonsang Yun),류광현(Kwang-Hyun Ryoo),박진섭(Jinsub Park),김용대(Yongdae Kim),한선경(Seonkyoung Han),유영갑(Younggap You) 한국정보보호학회 2004 정보보호학회논문지 Vol.14 No.4
본 논문에서는 IPSec 가속기의 성능분석 모델을 제안한다. 제안된 성능분석은 큐잉 모델링을 기반으로 하고 트래픽로드는 포아송 분포를 채택하였다. 성능분석 시 새로운 파라미터로 디코딩지연을 정의하여 시뮬레이션에 이용하였다. 제안된 모델을 이용하여 IPSec 가속장치인 BCM5820의 성능을 분석한 결과, 장비를 통해 실측된 결과와 15% 정도의 차이만을 나타내었다. 제안된 모델을 이용한 성능분석 결과는 IPSec 가속기의 최대성능을 유지하기 위한 서버내의 하드웨어들의 적합한 구조를 제시하고 나아가 고속 네트워크 컴퓨터의 통계적 설계공간탐색에 이용될 수 있다. This paper proposes an IPSec accelerator performance analysis model based a queue model. It assumes Poisson distribution as its input traffic load. The decoding delay is employed as a performance analysis measure. Simulation results based on the proposed model show around 15% differences with respect to actual measurements on field traffic for the BCM5820 accelerator device. The performance analysis model provides with reasonable hardware structure of network servers, and can be used to span design spaces statistically.
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